JPS63202075A - 半導体デバイス - Google Patents
半導体デバイスInfo
- Publication number
- JPS63202075A JPS63202075A JP62248209A JP24820987A JPS63202075A JP S63202075 A JPS63202075 A JP S63202075A JP 62248209 A JP62248209 A JP 62248209A JP 24820987 A JP24820987 A JP 24820987A JP S63202075 A JPS63202075 A JP S63202075A
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- Japan
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
- H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は半導体デバイス、より具体的には多層接点を有
する半導体デバイスに関する。
する半導体デバイスに関する。
Ｂ、従来技術およびその問題点
トランジスタなどの半導体デバイスは、複数の半導体ま
たは絶縁体の層から構成することができる。垂直型トラ
ンジスタでは、エミッタ、ベース、コレクタを含めて少
なくとも３つの層がある。電荷担体、すなわち正孔また
は電子あるいはその両者が、エミッタからベースを経て
コレクタに移動する。各層には、トランジスタを動作さ
せるための金属接点が付着される。
たは絶縁体の層から構成することができる。垂直型トラ
ンジスタでは、エミッタ、ベース、コレクタを含めて少
なくとも３つの層がある。電荷担体、すなわち正孔また
は電子あるいはその両者が、エミッタからベースを経て
コレクタに移動する。各層には、トランジスタを動作さ
せるための金属接点が付着される。
水平型すなわち電界効果トランジスタも多層デバイスで
ある。ソース、ゲート、ドレインはそれぞれ共通の上表
面に金属接点を有する。ゲートは、ショットキー・バリ
アを含むことがある。これは、ゲートの下をソースから
ドレインへ流れる電荷の移動を制御する空乏層を作り出
す。
ある。ソース、ゲート、ドレインはそれぞれ共通の上表
面に金属接点を有する。ゲートは、ショットキー・バリ
アを含むことがある。これは、ゲートの下をソースから
ドレインへ流れる電荷の移動を制御する空乏層を作り出
す。
半導体技術の最近の発展により、多層へテロ接合デバイ
スが生まれた。こうしたデバイスは、垂直型トランジス
タであれ水平型トランジスタであれ、通常はガリウム砒
素（ＧａＡｓ）とアルミニウムガリウム砒素（ＡミＧａ
Ａｓ）の交互の層から形成される。こうしたデバイスに
適当な電圧を印加すると、こうした材料同志の接合部に
高移動度領域が形成される。この領域は、水平型トラン
ジスタでは、２次元電子ガス（２ＤＥＧ）と呼ばれる。
スが生まれた。こうしたデバイスは、垂直型トランジス
タであれ水平型トランジスタであれ、通常はガリウム砒
素（ＧａＡｓ）とアルミニウムガリウム砒素（ＡミＧａ
Ａｓ）の交互の層から形成される。こうしたデバイスに
適当な電圧を印加すると、こうした材料同志の接合部に
高移動度領域が形成される。この領域は、水平型トラン
ジスタでは、２次元電子ガス（２ＤＥＧ）と呼ばれる。
２ＤＥＣに入った電子は、非常に迅速に移動できる。こ
うした迅速な移動により、こうしたトランジスタのスイ
ッチング速度が他のトランジスタの４倍近くになる。
うした迅速な移動により、こうしたトランジスタのスイ
ッチング速度が他のトランジスタの４倍近くになる。
電界効果トランジスタなどの水平型高移動度デバイスで
は、共通の上表面にソースおよびドレイン接点を設ける
ことが知られている。ショットキーのバリアが、ゲート
としてソースとドレインの間および上表面に配置される
。ゲート電極の下の２ＤＥＣを空乏化することによって
、ゲートはソースとドレインの間で２ＤＥＧ内の電荷の
流れを制御する。たとえば、米国特許第４５５８３３７
号および第４４７１３６７号および第４４５５５６４号
を参照のこと。ソース接点とドレイン接点は、共に上の
層にあり、他の層には延在しない。
は、共通の上表面にソースおよびドレイン接点を設ける
ことが知られている。ショットキーのバリアが、ゲート
としてソースとドレインの間および上表面に配置される
。ゲート電極の下の２ＤＥＣを空乏化することによって
、ゲートはソースとドレインの間で２ＤＥＧ内の電荷の
流れを制御する。たとえば、米国特許第４５５８３３７
号および第４４７１３６７号および第４４５５５６４号
を参照のこと。ソース接点とドレイン接点は、共に上の
層にあり、他の層には延在しない。
垂直型高移動度デバイスは、製造がより難しい。
これらのデバイスは非常に薄い層を含み、これは精密に
付着またはエツチングしてオーミック接点を形成するた
めに下の層を露出させなければならない。層の厚さとし
ては、２００オングストロームが普通である。こうした
薄い層は分子ビーム・エピタキシャル付着装置で付着で
きる。しかし、こうし・た薄い層を有するデバイスに金
属接点を取り付けるのは困難である。その上、ある種の
適用例、たとえば発振器では、異なる層同志の間で導電
経路を切り替えることが好ましい。したがって、２層以
上の層に選択的に接続できる金属接点、すなわち多層接
点をデバイスに設けることが望ましい。こうした接点は
上表面から下の所期の層へと延びることができる。こう
した接点を用いると、接点層を露出させて金属接点を受
けるために中間の薄い層を精密にエツチングする必要性
が低減する。
付着またはエツチングしてオーミック接点を形成するた
めに下の層を露出させなければならない。層の厚さとし
ては、２００オングストロームが普通である。こうした
薄い層は分子ビーム・エピタキシャル付着装置で付着で
きる。しかし、こうし・た薄い層を有するデバイスに金
属接点を取り付けるのは困難である。その上、ある種の
適用例、たとえば発振器では、異なる層同志の間で導電
経路を切り替えることが好ましい。したがって、２層以
上の層に選択的に接続できる金属接点、すなわち多層接
点をデバイスに設けることが望ましい。こうした接点は
上表面から下の所期の層へと延びることができる。こう
した接点を用いると、接点層を露出させて金属接点を受
けるために中間の薄い層を精密にエツチングする必要性
が低減する。
Ｃ０問題点を解決するための手段
本発明は、単一接点を有するデバイスの各層を独立に接
触させた装置を提供する。第１の高導電性領域または接
点が、デバイス表面を経てデバイスの下側の層まで延び
る。第２の高導電性領域または接点が、第１の領域また
は接点から分離され、デバイス表面から表面に隣接する
別の層に延びる。
触させた装置を提供する。第１の高導電性領域または接
点が、デバイス表面を経てデバイスの下側の層まで延び
る。第２の高導電性領域または接点が、第１の領域また
は接点から分離され、デバイス表面から表面に隣接する
別の層に延びる。
ショットキー・バリアなどの電荷空乏化制御手段がデバ
イス表面の第１と第２の高導電性領域または接点の間に
付着される。この制御手段は、２つの接点間の領域から
担体を奪い、それによって２つの層が独立に接触するよ
うに一方の層の一部分の導電性を制御する。したがって
、表面層上の接点間に別個の絶縁体を設けたり、下側の
層を露出させて金属接点を受けるために上層から物質を
物理的に除去したりする必要なしに、垂直に分離された
２つの層に対して別々に接点が設けられる。
イス表面の第１と第２の高導電性領域または接点の間に
付着される。この制御手段は、２つの接点間の領域から
担体を奪い、それによって２つの層が独立に接触するよ
うに一方の層の一部分の導電性を制御する。したがって
、表面層上の接点間に別個の絶縁体を設けたり、下側の
層を露出させて金属接点を受けるために上層から物質を
物理的に除去したりする必要なしに、垂直に分離された
２つの層に対して別々に接点が設けられる。
したがって、本発明は、衝撃式またはトンネル効果型ホ
ット拳エレクトロン移動式増幅器（ＴＨＥＴＡ）デバイ
スなどの垂直型へテロ接合単一担体デバイスに特にを用
である。層厚は僅か２００オングストロームであるが、
各層に対する電気接触が維持される。こうした技術を用
いると、２００オングストローム以下の薄い層を使って
導体を分離することができるので、デバイスの全体寸法
をさらに減らすことができるはずである。本発明は、層
間金属接点が実現できるので、３次元またはスタック式
のマイクロプロセッサの開発を促進することができるは
ずである。
ット拳エレクトロン移動式増幅器（ＴＨＥＴＡ）デバイ
スなどの垂直型へテロ接合単一担体デバイスに特にを用
である。層厚は僅か２００オングストロームであるが、
各層に対する電気接触が維持される。こうした技術を用
いると、２００オングストローム以下の薄い層を使って
導体を分離することができるので、デバイスの全体寸法
をさらに減らすことができるはずである。本発明は、層
間金属接点が実現できるので、３次元またはスタック式
のマイクロプロセッサの開発を促進することができるは
ずである。
Ｄ、実施例
第１図の構造１０は、本発明の特徴を一般的に示したも
のである。第１の高導電性領域または金属合金接点１１
が電極１２と導電層１４からバリア層１５を経て導電層
１７に延びている。第２の高導電性領域または金属合金
接点３０が、導電層１４上に付着された上側の電極２１
内へと延びている。
のである。第１の高導電性領域または金属合金接点１１
が電極１２と導電層１４からバリア層１５を経て導電層
１７に延びている。第２の高導電性領域または金属合金
接点３０が、導電層１４上に付着された上側の電極２１
内へと延びている。
電極１２と２１は、ｎ＋ドープＧａＡｓから形成される
。電極１２と２１は、それぞれ厚さが約２０００オング
ストローム、ドーピング濃度が５×１０１８／ｃｍ３で
ある。電極１２と２１は、共通の上表面２５から導電層
１４へと延びている。導電層１４は電極１２と２１の下
にあり、厚さ約１０００オングストローム、ドーピング
濃度が１×１０１７ｃｍ３のｎ−ドープＧａＡｓからな
る。導電層１４の下にバリア層１５がああり、導電層１
４と１７を分離している。これは、図では厚さ２００オ
ングストロームのＡＥ＝Ｇ’ａＡｓ層として示しである
。下側の導電層１６は、厚さ２０００オングストローム
の変調ドープＡ＝ＧａＡｓＪｌである。
。電極１２と２１は、それぞれ厚さが約２０００オング
ストローム、ドーピング濃度が５×１０１８／ｃｍ３で
ある。電極１２と２１は、共通の上表面２５から導電層
１４へと延びている。導電層１４は電極１２と２１の下
にあり、厚さ約１０００オングストローム、ドーピング
濃度が１×１０１７ｃｍ３のｎ−ドープＧａＡｓからな
る。導電層１４の下にバリア層１５がああり、導電層１
４と１７を分離している。これは、図では厚さ２００オ
ングストロームのＡＥ＝Ｇ’ａＡｓ層として示しである
。下側の導電層１６は、厚さ２０００オングストローム
の変調ドープＡ＝ＧａＡｓＪｌである。
ＧａＡｓとＡミＧａＡｓの伝導帯が導電層１７と１６の
間のへテロ接合部で整列されているため、層１７中に高
移動度２ＤＥＧ１７が形成される。
間のへテロ接合部で整列されているため、層１７中に高
移動度２ＤＥＧ１７が形成される。
しかし、２ＤＥＣが必要でない場合は、導電層１７を高
濃度ドープＧａＡｓ層とし、導電層１６は省略または未
ドープのＡミＧａＡｓで置き換えることができる。
濃度ドープＧａＡｓ層とし、導電層１６は省略または未
ドープのＡミＧａＡｓで置き換えることができる。
導電層１４の上表面２８の電極１２と２１の間に、シジ
ットキー轡バリア電極１８からなる空乏化制御手段が付
着される。適当なバイアス電圧をかけると、空乏化制御
電極１８は導電層１４内に空乏領域１９を生成する。空
乏領域１９の境界２０を破線で示しである。電極１８に
印加されるバイアス電圧を調節して、境界２０をバリア
層１５まで延ばし、それによって導電層１４の電極１２
の下にある部分を他の部分からを効に絶縁することがで
きる。こうして、接点１１が接点３０から絶縁される。
ットキー轡バリア電極１８からなる空乏化制御手段が付
着される。適当なバイアス電圧をかけると、空乏化制御
電極１８は導電層１４内に空乏領域１９を生成する。空
乏領域１９の境界２０を破線で示しである。電極１８に
印加されるバイアス電圧を調節して、境界２０をバリア
層１５まで延ばし、それによって導電層１４の電極１２
の下にある部分を他の部分からを効に絶縁することがで
きる。こうして、接点１１が接点３０から絶縁される。
デバイス１０は、したがって下の層１７と接触し、層１
４を介して電極２１へ選択的に接続できる２層式接点１
１を有する。したがって、電極２１にあるバイアス電圧
を加え、層１θに別のバイアス電圧を印加することがで
きる。制御電極１８に適当な制御電圧を印加して、電極
２１ならびに層１４の基本的部分を層１６から絶縁され
た状態に保つことができる。別法として、制御電極１８
にかかる電圧を空乏領域１９が減少するように変化させ
て、電極２１とＪｌｌＢを電気的に接続することもでき
る。したがって、層１６を露出させるためにそれよりも
上にある層１４と１５を精密にエツチングしなくとも、
上の層１４の接続とは独立に下の層１６を接続させるこ
とができる。
４を介して電極２１へ選択的に接続できる２層式接点１
１を有する。したがって、電極２１にあるバイアス電圧
を加え、層１θに別のバイアス電圧を印加することがで
きる。制御電極１８に適当な制御電圧を印加して、電極
２１ならびに層１４の基本的部分を層１６から絶縁され
た状態に保つことができる。別法として、制御電極１８
にかかる電圧を空乏領域１９が減少するように変化させ
て、電極２１とＪｌｌＢを電気的に接続することもでき
る。したがって、層１６を露出させるためにそれよりも
上にある層１４と１５を精密にエツチングしなくとも、
上の層１４の接続とは独立に下の層１６を接続させるこ
とができる。
動作の際には、第１図の構造を使ってオーミック特性ま
たは、１１１５．１６．１７によって決まる特性の出力
をもたらすことができる。電極１８にかかるバイアス電
圧がゼロの場合、Ｖ＝ＩＲという簡単な式に従って接点
１１と３０の間を電流が流れる。電極１７にバイアス電
圧を印加して抵抗Ｒを有効に増加させることができる。
たは、１１１５．１６．１７によって決まる特性の出力
をもたらすことができる。電極１８にかかるバイアス電
圧がゼロの場合、Ｖ＝ＩＲという簡単な式に従って接点
１１と３０の間を電流が流れる。電極１７にバイアス電
圧を印加して抵抗Ｒを有効に増加させることができる。
しかし、空乏領域が層１５まで延びるときは、通常のオ
ーミック電流は遮断される。その後、デバイスのＩ／Ｖ
特性は異なるものとなり、負の抵抗特性をもつこともあ
る。この特性は、層１５．１ｆ３．１７を構成する材料
の種類および２ＤＥＣ層の効果に依存するはずである。
ーミック電流は遮断される。その後、デバイスのＩ／Ｖ
特性は異なるものとなり、負の抵抗特性をもつこともあ
る。この特性は、層１５．１ｆ３．１７を構成する材料
の種類および２ＤＥＣ層の効果に依存するはずである。
こうした２重特性デバイスは、発振器の製造にとくに有
用である。
用である。
こうした２重特性を第２図に示す。ただし、■は接点１
１と３０の間を流れる電流、■はこれらの接点間の電圧
である。２本の特性曲線４０と４２を示しである。電極
１８にかかるバイアス電圧が閾値より低いとき、構造１
０のデバイスの抵抗特性曲線は４０となる。閾値を超え
ると、空乏領域１９が層１４を層１７から絶縁し、第２
の特性曲線４２が見られる。こうした２重特性デバイス
は、電極にかかる所定のバイアス電圧（Ｖ ｏ ）に応
じて異なる２つの値（Ｉい Ｉ２）をもつので、増幅器
または発振器として有用である。
１と３０の間を流れる電流、■はこれらの接点間の電圧
である。２本の特性曲線４０と４２を示しである。電極
１８にかかるバイアス電圧が閾値より低いとき、構造１
０のデバイスの抵抗特性曲線は４０となる。閾値を超え
ると、空乏領域１９が層１４を層１７から絶縁し、第２
の特性曲線４２が見られる。こうした２重特性デバイス
は、電極にかかる所定のバイアス電圧（Ｖ ｏ ）に応
じて異なる２つの値（Ｉい Ｉ２）をもつので、増幅器
または発振器として有用である。
Ｅ０発明の効果
本発明を利用すれば共通接点をもつ能動層の分離が可能
になる。こうした特徴を利用すれば、分子エピタキシャ
ル法で付着した薄い層を用いて分離が行なえるので、半
導体デバイスの寸法をさらに減少させることができる。
になる。こうした特徴を利用すれば、分子エピタキシャ
ル法で付着した薄い層を用いて分離が行なえるので、半
導体デバイスの寸法をさらに減少させることができる。
第１図は、本発明の好ましい実施例の断面図である。
第２図は、本発明の構造の電圧−電流特性のグラフであ
る。 １０・・・・構造、１１．２０・・・・金属合金接点、
１２．２１・・・・電極、１４．１６．１７・・・・導
電層、１５・・・・バリア層、１８・・・・ショットキ
ー・バリア電極、１９・・・・空乏領域。 出願人 インターナシロナル・ビジネス・マシーンズ
・コーボレーシロン 復代理人 弁理士 篠 １） 文 雄ＩＩ 第１図
る。 １０・・・・構造、１１．２０・・・・金属合金接点、
１２．２１・・・・電極、１４．１６．１７・・・・導
電層、１５・・・・バリア層、１８・・・・ショットキ
ー・バリア電極、１９・・・・空乏領域。 出願人 インターナシロナル・ビジネス・マシーンズ
・コーボレーシロン 復代理人 弁理士 篠 １） 文 雄ＩＩ 第１図
Claims (1)
- 【特許請求の範囲】 露出された表面と、その表面に対して実質的に並行に
重層化された少なくとも２つの隣接層であって電荷担体
を有し個別的なオーミック接点が設けられた隣接層と、
を含む半導体デバイスであって、上記表面（例えば２５
）から、上記隣接層（例えば１４、１７）のうちの下側
の層（例えば１７）までの各層と接触して延びた第１の
高導電性領域（例えば１１）と、 上記第１の高導電性領域とは別個に上記表面から、上記
隣接層のうちの上側の層（例えば１４）まで延びた第２
の高導電性領域（例えば３０）と、上記第１及び第２の
高導電性領域の間に配置され、上記上側の層を空乏化す
るように働く電荷担体空乏化制御手段と、 より成り、上記空乏化制御手段により上記下側の層と上
側の層とを選択的に接続するようにした半導体デバイス
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/012,575 US4812886A (en) | 1987-02-09 | 1987-02-09 | Multilayer contact apparatus and method |
| US012575 | 1987-02-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63202075A true JPS63202075A (ja) | 1988-08-22 |
| JPH0511670B2 JPH0511670B2 (ja) | 1993-02-16 |
Family
ID=21755617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62248209A Granted JPS63202075A (ja) | 1987-02-09 | 1987-10-02 | 半導体デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4812886A (ja) |
| EP (1) | EP0278093B1 (ja) |
| JP (1) | JPS63202075A (ja) |
| DE (1) | DE3780620T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0239543A (ja) * | 1988-07-07 | 1990-02-08 | Internatl Business Mach Corp <Ibm> | 多層半導体装置 |
| JP2012195506A (ja) * | 2011-03-17 | 2012-10-11 | Toshiba Corp | 窒化物半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5181087A (en) * | 1986-02-28 | 1993-01-19 | Hitachi, Ltd. | Semiconductor device and method of producing the same |
| USH1570H (en) * | 1993-03-31 | 1996-08-06 | The United States Of America As Represented By The Secretary Of The Army | Variable lateral quantum confinement transistor |
| US7385234B2 (en) * | 2005-04-27 | 2008-06-10 | International Business Machines Corporation | Memory and logic devices using electronically scannable multiplexing devices |
| US7352029B2 (en) | 2005-04-27 | 2008-04-01 | International Business Machines Corporation | Electronically scannable multiplexing device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE3072175D1 (de) * | 1979-12-28 | 1990-04-26 | Fujitsu Ltd | Halbleitervorrichtungen mit heterouebergang. |
| US4416914A (en) * | 1980-12-29 | 1983-11-22 | General Electric Company | Electrical conductors arranged in multiple layers and preparation thereof |
| JPS57173897A (en) * | 1981-04-20 | 1982-10-26 | Casio Computer Co Ltd | Generator for rhythm sound |
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| JPS61174776A (ja) * | 1985-01-30 | 1986-08-06 | Sony Corp | ヘテロ接合電界効果トランジスタ |
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1987
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