JPS63202161A - 通信制御装置 - Google Patents
通信制御装置Info
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- JPS63202161A JPS63202161A JP62034224A JP3422487A JPS63202161A JP S63202161 A JPS63202161 A JP S63202161A JP 62034224 A JP62034224 A JP 62034224A JP 3422487 A JP3422487 A JP 3422487A JP S63202161 A JPS63202161 A JP S63202161A
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- Japan
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- transmission
- reception
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は通信制御装置に係り、特に高速な調歩同期式の
送受信機能を有する通（ｄ制御装置に関する。
送受信機能を有する通（ｄ制御装置に関する。
調歩同期式により通信制御装置とキャラクタディスブレ
ス装置などのデータ端末との間で通信を行う場合、一般
に通信制御装置やデータ端末は、相手装置から電文を受
信できない状態になると送信停止要求キャラクタＸｏｆ
ｆ（一般に１６進コードで“１３ ” ）を送信し、受
信できる状態になると送信再開要求キャラクタＸｏｎ
（一般に１６進コードで“１１”）を送信する。
ス装置などのデータ端末との間で通信を行う場合、一般
に通信制御装置やデータ端末は、相手装置から電文を受
信できない状態になると送信停止要求キャラクタＸｏｆ
ｆ（一般に１６進コードで“１３ ” ）を送信し、受
信できる状態になると送信再開要求キャラクタＸｏｎ
（一般に１６進コードで“１１”）を送信する。
こぎで、通信制御装置に着目した場合、該通信制御装置
で必要な処理は以下の３種類に分けられる。
で必要な処理は以下の３種類に分けられる。
■ データ端末からの受信キャラクタを複数バイトの容
量をもつ入力バッファに一時格納する処理。
量をもつ入力バッファに一時格納する処理。
■ 複数バイトの容量をもつ出力バッファの内容をデー
タ端末に送信する処理。
タ端末に送信する処理。
■ 上記■、■以外の処理（例えば入力バッファの内容
を上位ホストへ転送する等）。
を上位ホストへ転送する等）。
この３種類の処理の優先順位は、一般に■が最も高く、
■が最も低い。
■が最も低い。
通信制御装置は、■の処理で入力バッファ内の空き容量
がある容量（Ｑバイト）以下になると、データ端末に対
してＸｏｆｆを送信する。この時、Ｘｏｆｆを受信した
データ端末はＸｏｎとＸｏｆｆ以外のキャラクタの送信
を停止する。また、通信制御装置は、データ端末がキャ
ラクタの送信を停止している間に■の処理で入力バッフ
ァの内容を上位ホストに転送する処理を行い、入力バッ
ファ内の空き容量がある容ｔ（Ｒバイト）以下になれば
、データ端末に対してＸｏｎを送信する。この時、 Ｘ
ｏｎを受信したデータ端末はキャラクタの送信を再開す
る。なお、通信制御装置の入力バッファの容量をＰバイ
トとすると、Ｐ、Ｑ、Ｈの関係は、一般にＰ＞Ｒ＞Ｑ＞
１である。
がある容量（Ｑバイト）以下になると、データ端末に対
してＸｏｆｆを送信する。この時、Ｘｏｆｆを受信した
データ端末はＸｏｎとＸｏｆｆ以外のキャラクタの送信
を停止する。また、通信制御装置は、データ端末がキャ
ラクタの送信を停止している間に■の処理で入力バッフ
ァの内容を上位ホストに転送する処理を行い、入力バッ
ファ内の空き容量がある容ｔ（Ｒバイト）以下になれば
、データ端末に対してＸｏｎを送信する。この時、 Ｘ
ｏｎを受信したデータ端末はキャラクタの送信を再開す
る。なお、通信制御装置の入力バッファの容量をＰバイ
トとすると、Ｐ、Ｑ、Ｈの関係は、一般にＰ＞Ｒ＞Ｑ＞
１である。
さらに、通信制御装置はデータ端末との通信でＸｏｆｆ
を受信すれば送信を停＋ｈ Ｌ、、Ｘｏｎを受信すれば
送信を再開する。このときＸ ｏｎ 、 Ｘ ｏｆｆは
受信キャラクタの列から除去する。
を受信すれば送信を停＋ｈ Ｌ、、Ｘｏｎを受信すれば
送信を再開する。このときＸ ｏｎ 、 Ｘ ｏｆｆは
受信キャラクタの列から除去する。
従来の通信制御装置においては、受信キャラクタを入力
バッファに転送する処理および受信キャラクタからＸｏ
ｎ、 Ｘｏｆｆの検出、入力バッファ管理とこれにより
Ｘｏｎ、 Ｘｏｆｆを除去する処理、出力バッファ内の
キャラクタ送信等の処理は全てマイクロプロセッサ等の
ソフトウェアによって１キヤラクタ毎に処理しているた
め、通信速度は数十キロピット／秒以下であり、今後出
現が予想される数百キロビット／秒、数メガビット／秒
の通信速度を実現できないという問題がある。
バッファに転送する処理および受信キャラクタからＸｏ
ｎ、 Ｘｏｆｆの検出、入力バッファ管理とこれにより
Ｘｏｎ、 Ｘｏｆｆを除去する処理、出力バッファ内の
キャラクタ送信等の処理は全てマイクロプロセッサ等の
ソフトウェアによって１キヤラクタ毎に処理しているた
め、通信速度は数十キロピット／秒以下であり、今後出
現が予想される数百キロビット／秒、数メガビット／秒
の通信速度を実現できないという問題がある。
本発明の目的は、上記の従来技術の欠点を改善し、高速
な調歩同期式の機能を有する通信制御装置を提供するこ
とにある。
な調歩同期式の機能を有する通信制御装置を提供するこ
とにある。
〔問題点を解決するための手段及び作用〕本発明は、キ
ャラクタバッファを有する回線アダプタと、該回線アダ
プタとの間でブロック単位のデータ転送を行うメモリと
を備えた調歩同期式の通信制御装置において、回線アダ
プタ内に回線の送信停止Ｅ要求のキャラクタ、送信再開
要求のキャラクタ、電文の最後を示すキャラクタを検出
する検出手段と、該検出手段により送信停止要求のキャ
ラクタおよび送信再開要求のキャラクタを検出した場合
、これらのキャラクタを受信電文から除去し、電文の最
後を示すキャラクタを検出した場合１割込みを発生する
手段と、送信停止要求のキャラクタを検出してから送信
再開要求のキャラクタを検出するまでは電文の送信を停
止する手段と、外部からの指示により送信停止要求のキ
ャラクタまたは送信再開要求のキャラクタを任意の時点
で送信する手段とを設ける共に、更に、メモリ内の送信
キャラクタを上記回線アダプタへブロック単位でデータ
転送する手段と、上記回線アダプタ内の受信キャラクタ
をメモリへブロック単位でデータ転送し、しかも一定キ
ャラクタ転送する毎に割込みを発生する手段を設けこと
により、ソフトウェアの介入を少なくシ、高速な調歩同
期式の通信を実現するものである。
ャラクタバッファを有する回線アダプタと、該回線アダ
プタとの間でブロック単位のデータ転送を行うメモリと
を備えた調歩同期式の通信制御装置において、回線アダ
プタ内に回線の送信停止Ｅ要求のキャラクタ、送信再開
要求のキャラクタ、電文の最後を示すキャラクタを検出
する検出手段と、該検出手段により送信停止要求のキャ
ラクタおよび送信再開要求のキャラクタを検出した場合
、これらのキャラクタを受信電文から除去し、電文の最
後を示すキャラクタを検出した場合１割込みを発生する
手段と、送信停止要求のキャラクタを検出してから送信
再開要求のキャラクタを検出するまでは電文の送信を停
止する手段と、外部からの指示により送信停止要求のキ
ャラクタまたは送信再開要求のキャラクタを任意の時点
で送信する手段とを設ける共に、更に、メモリ内の送信
キャラクタを上記回線アダプタへブロック単位でデータ
転送する手段と、上記回線アダプタ内の受信キャラクタ
をメモリへブロック単位でデータ転送し、しかも一定キ
ャラクタ転送する毎に割込みを発生する手段を設けこと
により、ソフトウェアの介入を少なくシ、高速な調歩同
期式の通信を実現するものである。
以下、本発明の一実施例について図面により説明する。
第１図は本発明の一実施例を示す構成図であって、通信
制御装置１は、回線アダプタ２、プログラムの格納およ
び送受信キャラクタを一時格納するメモリ３１本装置を
制御するＣＰＵ４、メモリ３と回線アダプタ２とのあい
だのＤＭＡ （ダイレクト・メモリ・アクセス）転送を
制御するＤＭＡコントローラ５、及び上位ホストとのイ
ンタフェ−ス部６よりなる。該通信制御装置１は送信回
線３１、受信回線３２を介してディスプレイ装置（デー
タ端末）１０と接続され、また、バス線５４で上位ホス
ト（図示せず）と接続されている。
制御装置１は、回線アダプタ２、プログラムの格納およ
び送受信キャラクタを一時格納するメモリ３１本装置を
制御するＣＰＵ４、メモリ３と回線アダプタ２とのあい
だのＤＭＡ （ダイレクト・メモリ・アクセス）転送を
制御するＤＭＡコントローラ５、及び上位ホストとのイ
ンタフェ−ス部６よりなる。該通信制御装置１は送信回
線３１、受信回線３２を介してディスプレイ装置（デー
タ端末）１０と接続され、また、バス線５４で上位ホス
ト（図示せず）と接続されている。
なお、４３は回線アダプタ２からの割込み信号線、４５
は回線アダプタ２からＤＭＡコントローラ５に対しての
送信キャラクタセット要求信号線、４６はＤＭＡコント
ローラ５から回線アダプタ２に対しての送信キャラクタ
セット完了信号線、４８は回線アダプタ２からＤＭＡコ
ントローラ５に対しての受信キャラクタ引き取り要求信
号線、４９はＤＭＡコントローラ５から回線アダプタ２
に対しての受信キャラクタ引き取り完了信号線、４７は
内部バス、５１はＤＭＡコントローラの送信側割込み線
、５２はＤＭＡコントローラの受信側割込み線である。
は回線アダプタ２からＤＭＡコントローラ５に対しての
送信キャラクタセット要求信号線、４６はＤＭＡコント
ローラ５から回線アダプタ２に対しての送信キャラクタ
セット完了信号線、４８は回線アダプタ２からＤＭＡコ
ントローラ５に対しての受信キャラクタ引き取り要求信
号線、４９はＤＭＡコントローラ５から回線アダプタ２
に対しての受信キャラクタ引き取り完了信号線、４７は
内部バス、５１はＤＭＡコントローラの送信側割込み線
、５２はＤＭＡコントローラの受信側割込み線である。
第２図は第１図の回線アダプタ２の内部構成例を示した
ものである。
ものである。
１１は１バイト幅のキャラクタを直列に変換し、それに
スタート、ストップビットを付加して所定の通信速度で
データを送信する並直列変換回路である。１２は受信デ
ータからスタート、ストップビットを除去して１バイト
幅のキャラクタに変換する直並列変換回路である。１３
は並直列変換回路１１への送信キャラクタを一時保持す
る送信バッファ、１４は直並列変換回路１２からの受信
キャラクタを一時保持する受信バッファである。
スタート、ストップビットを付加して所定の通信速度で
データを送信する並直列変換回路である。１２は受信デ
ータからスタート、ストップビットを除去して１バイト
幅のキャラクタに変換する直並列変換回路である。１３
は並直列変換回路１１への送信キャラクタを一時保持す
る送信バッファ、１４は直並列変換回路１２からの受信
キャラクタを一時保持する受信バッファである。
１５は並直列変換回路１１が空であれば、送信バッファ
１３内のキャラクタを該回路】１に転送して送信キャラ
クタ要求信号３３をＯＮＬ、また、送信キャラクタセッ
ト信号３４がＯＮになれば、バス４７上のキャラクタを
送信バッファ１３に格納して信号３３をＯＦＦにする送
信バッファ制御回路である。１６は直並列変換回路１２
に１キヤラクタ受信され−ば受信バッファ１４にそのキ
ャラクタを転送して受信キャラクタ引き取り要求信号３
５をＯＮにし、また、受信キャラクタ引き取り完了信号
３６がＯＮになれば信号３５をＯＦＦにする受信バッフ
ァ制御回路である。
１３内のキャラクタを該回路】１に転送して送信キャラ
クタ要求信号３３をＯＮＬ、また、送信キャラクタセッ
ト信号３４がＯＮになれば、バス４７上のキャラクタを
送信バッファ１３に格納して信号３３をＯＦＦにする送
信バッファ制御回路である。１６は直並列変換回路１２
に１キヤラクタ受信され−ば受信バッファ１４にそのキ
ャラクタを転送して受信キャラクタ引き取り要求信号３
５をＯＮにし、また、受信キャラクタ引き取り完了信号
３６がＯＮになれば信号３５をＯＦＦにする受信バッフ
ァ制御回路である。
１７は信号３３．信号３７．信号３８．信号４６、信号
５０によりＸｏｎ、 Ｘｏｆｆの送出、ＤＭＡコントロ
ーラ５に対しての送信キャラクタ要求信号等を制御する
送信キャラクタ制御回路である。
５０によりＸｏｎ、 Ｘｏｆｆの送出、ＤＭＡコントロ
ーラ５に対しての送信キャラクタ要求信号等を制御する
送信キャラクタ制御回路である。
１８は本アダプタ２を制御するためのパラメータを格納
すめレジスタ、１９はＸｏｎを格納するレジスタ、２０
はＸ ｏｆｆを格納するレジスタ、２１は電文の最後を
示すキャラクタ（一般にはキャリッジ・リターン以下“
ＣＲ”と略す）を格納するレジスタ、２２．２３は１バ
イト幅の３ステートゲートである。
すめレジスタ、１９はＸｏｎを格納するレジスタ、２０
はＸ ｏｆｆを格納するレジスタ、２１は電文の最後を
示すキャラクタ（一般にはキャリッジ・リターン以下“
ＣＲ”と略す）を格納するレジスタ、２２．２３は１バ
イト幅の３ステートゲートである。
２４はレジスタ１９．レジスタ２０．レジスタ２１の出
力と受信バッファ１４の出力とを比較する比較回路で、
レジスタ１９の出力とバッファ１４の出力が一致したと
きＸｏｎ受信信号４２をＯＮにし、レジスタ２０の出力
とバッファ１４の出力が一致したときＸ ｏｆｆ受信信
号４１をＯＮにし。
力と受信バッファ１４の出力とを比較する比較回路で、
レジスタ１９の出力とバッファ１４の出力が一致したと
きＸｏｎ受信信号４２をＯＮにし、レジスタ２０の出力
とバッファ１４の出力が一致したときＸ ｏｆｆ受信信
号４１をＯＮにし。
レジスタ２１の出力とバッファ１４の出力が一致したと
きＣＲ受信信号４３をＯＮにする。２５は信号４１がＯ
Ｎ後、信号４２がＯＮになるまで出力（信号３８）がＯ
Ｎになり、信号４２がＯＮ後。
きＣＲ受信信号４３をＯＮにする。２５は信号４１がＯ
Ｎ後、信号４２がＯＮになるまで出力（信号３８）がＯ
Ｎになり、信号４２がＯＮ後。
信号４１がＯＮになるまで出力がＯＦＦ （信号３８）
となるフリップフロップである。
となるフリップフロップである。
２６は受信キャラクタ制御回路で、信号３５がＯＮのと
き信号４４がＯＦＦであれば（Ｘｏｎ、 Ｘｏｆｆ以外
を受信）、ＤＭＡコントローラ５に対しての信号４８を
ＯＮにし、また、信号４４とＤＭＡコントローラ５から
の信号４９との論理和を信号３６に出力する。
き信号４４がＯＦＦであれば（Ｘｏｎ、 Ｘｏｆｆ以外
を受信）、ＤＭＡコントローラ５に対しての信号４８を
ＯＮにし、また、信号４４とＤＭＡコントローラ５から
の信号４９との論理和を信号３６に出力する。
以下、第１図及び第２図により本通信制御装置の動作を
説明する。
説明する。
（１）初期設定
ＣＰＵ４によって回線アダプタ２、ＤＭＡコントローラ
５を初期状態にする。Ｘｏｎ、 Ｘｏｆｆ、 ＣＲの各
コードをレジスタ１９，２０．２１にセットする。
５を初期状態にする。Ｘｏｎ、 Ｘｏｆｆ、 ＣＲの各
コードをレジスタ１９，２０．２１にセットする。
（２）送信動褌
１１優監止
送信すべき電文は上位ホストから上位インタフェース部
６を経由してメモリ３の出力バッファエリア内に格納さ
れている。以下に出力バッファエリア内に格納されてい
る電文の送信動作を示す。
６を経由してメモリ３の出力バッファエリア内に格納さ
れている。以下に出力バッファエリア内に格納されてい
る電文の送信動作を示す。
■ ＣＰＵ４はＤＭＡコントローラ５内にある送信アド
レスレジスタ（以下“Ｔ ｘ Ａ Ｒ”と略す）に送信
すべき電文が格納されている出力バッファエリアの先頭
アドレスをセットし、電文長をＤＭＡコントローラ５内
にある送信カウントレジスタ（以下、” Ｔ ｘ ＣＱ
”と略す）にセットする。
レスレジスタ（以下“Ｔ ｘ Ａ Ｒ”と略す）に送信
すべき電文が格納されている出力バッファエリアの先頭
アドレスをセットし、電文長をＤＭＡコントローラ５内
にある送信カウントレジスタ（以下、” Ｔ ｘ ＣＱ
”と略す）にセットする。
■ 送信バッファ制御回路１５は送信バッファ１３が空
により信号３３をＯＮにする。
により信号３３をＯＮにする。
■ 送信キャラクタ制御回路１７は、信号３３がＯＮに
なったことを検出すると、信号３８がＯＦＦにより（信
号３８の初期状態は０ＦＦ）、ＤＭＡコントローラ５に
対しての信号４５をＯＮにする。
なったことを検出すると、信号３８がＯＦＦにより（信
号３８の初期状態は０ＦＦ）、ＤＭＡコントローラ５に
対しての信号４５をＯＮにする。
■ ＤＭＡコントローラ５は、信号４５がＯＮになった
ことを検出すると、バス４７の使用権を獲得して、Ｔｘ
ＡＲが示す出カバソファエリアのアドレスから１キャラ
クタ読み込み、バス４７上にそのキャラクタをセット（
出力バッファエリアから回線アダプタ２へのＤＭＡ転送
）して送信キャラクタセット信号４６をＯＮにする。
ことを検出すると、バス４７の使用権を獲得して、Ｔｘ
ＡＲが示す出カバソファエリアのアドレスから１キャラ
クタ読み込み、バス４７上にそのキャラクタをセット（
出力バッファエリアから回線アダプタ２へのＤＭＡ転送
）して送信キャラクタセット信号４６をＯＮにする。
■ 送信キャラクタ制御回路１７は、信号４６がＯＮに
なったことを検出すると、信号３４をＯＮにする。
なったことを検出すると、信号３４をＯＮにする。
■ 送信バッファ制御回路１５は、信号３４がＯＮにな
ったことを検出すると、送信バッファ１３にバス４７上
のキャラクタを格納するとＮもに信号３３をＯＦＦにす
る。
ったことを検出すると、送信バッファ１３にバス４７上
のキャラクタを格納するとＮもに信号３３をＯＦＦにす
る。
■ 送信キャラクタ制御回路１７は、信号３３がＯＦＦ
になったことを検出すると、信号４５をＯＦＦにする。
になったことを検出すると、信号４５をＯＦＦにする。
■ ＤＭＡコントローラ５は、信号４５がＯＦＦになっ
たことを検出すると、バス４７を使用権を放棄すると＼
もにＴｘＡＲの内容を＋１、ＴｘＣＲの内容を−１する
。
たことを検出すると、バス４７を使用権を放棄すると＼
もにＴｘＡＲの内容を＋１、ＴｘＣＲの内容を−１する
。
■ 送信バッファ制御回路１５は、＃、直列変換回路１
１が空であれば、送信バッファ１３の内容を該回路１１
に転送する。
１が空であれば、送信バッファ１３の内容を該回路１１
に転送する。
［相］ 並直列変換回路１１は転送されたキャラクタに
スタート、ストップビットを付加して送信回線３１より
直列にデータを出力する。
スタート、ストップビットを付加して送信回線３１より
直列にデータを出力する。
■ 送信バッファ制御回路１５は送信バッファ１３が空
であれば信号３３をＯＮにする。
であれば信号３３をＯＮにする。
■ 以降■から■の動作を繰返す。
Ｔ ｘ ＣＲの が０になったとき
０ 上記■でＤＭＡコントローラ５のＴｘＣＲの内容が
０になったとき、ＤＭＡコントローラ５は信号５１をＯ
Ｎにする。
０になったとき、ＤＭＡコントローラ５は信号５１をＯ
Ｎにする。
＠ ＣＰＵ４は信号５１がＯＮになったことを検出す
ると、ＤＭＡコントローラ５内のステータスレジスタ（
以下“ＳＲ”と略す）を読み込み、電文の送信が完了し
たことを知り、新たな電文送信の動作を行う。
ると、ＤＭＡコントローラ５内のステータスレジスタ（
以下“ＳＲ”と略す）を読み込み、電文の送信が完了し
たことを知り、新たな電文送信の動作を行う。
＠ ＤＭＡコントローラ５はＳＲが読み込まれると信
号５１をＯＦＦにする。
号５１をＯＦＦにする。
盈バ見えｌ晩
［相］ 上記■から■の動作中にＸｏｆｆを受信すると
（信号３８がＯＮになったとき）、送信キャラクタ制御
回路１７は信号３８がＯＮであれば、以後。
（信号３８がＯＮになったとき）、送信キャラクタ制御
回路１７は信号３８がＯＮであれば、以後。
信号３３がＯＮになっても信号４５をＯＮにしない。（
以後送信を停止する） λμす直１晩 Ｏ上記■から■の動作中にＸｏｎを受信すると（信号３
８がＯＦＦになったとき）、送信キャラ。
以後送信を停止する） λμす直１晩 Ｏ上記■から■の動作中にＸｏｎを受信すると（信号３
８がＯＦＦになったとき）、送信キャラ。
フタ制御回路１７は信号３８がＯＦＦになれば、以後、
信号３３がＯＮになると信号４５をＯＮにする。（以後
送信を再開する） （３）受信動作 受信する電文長は不明である。および、オーバーランエ
ラーを発生させないために、受信側はＤＭＡ転送（回線
アダプタ２からメモリ３内の入カバソファエリアへの転
送）方法は、ＤＭＡコントローラ５が有しているオート
ロード機能を用いる。
信号３３がＯＮになると信号４５をＯＮにする。（以後
送信を再開する） （３）受信動作 受信する電文長は不明である。および、オーバーランエ
ラーを発生させないために、受信側はＤＭＡ転送（回線
アダプタ２からメモリ３内の入カバソファエリアへの転
送）方法は、ＤＭＡコントローラ５が有しているオート
ロード機能を用いる。
オートロード機能とは、カウントレジスタの内容がＯに
なったとき、アドレスレジスタにベースアドレスレジス
タの内容が、カウントレジスタにベースカウントレジス
タの内容が自動的に転送される機能で、この機能を使用
することにより、複数個に区切られたメモリエリアを連
続して転送可能であること＞、ＣＰＵ４が次のメモリの
先頭アドレス、転送カウント値をそれぞれのレジスタに
書き込むのに時間的余裕ができる。なお、カウントレジ
スタの内容が０になったとき、ＤＭＡコントローラは割
込みを発生する。
なったとき、アドレスレジスタにベースアドレスレジス
タの内容が、カウントレジスタにベースカウントレジス
タの内容が自動的に転送される機能で、この機能を使用
することにより、複数個に区切られたメモリエリアを連
続して転送可能であること＞、ＣＰＵ４が次のメモリの
先頭アドレス、転送カウント値をそれぞれのレジスタに
書き込むのに時間的余裕ができる。なお、カウントレジ
スタの内容が０になったとき、ＤＭＡコントローラは割
込みを発生する。
皿皇立皇庄
■ メモリ３内の入力バッファエリアの空き容量がＱバ
イト以下になったときＸｏｆｆを送信する場合、ＣＰＵ
４は受信のオーバーランエラーを適ぐために、ＤＭＡコ
ントローラ５内の受信ベースカウントレジスタ（以下“
Ｒｘ Ｂ ＣＲ”と略す）にＫ （ＫはＱ以下の値）を
、入力バッファエリアの先頭アドレス（Ａ）をＤＭＡコ
ントローラ５内の受１ベースアドレスレジスタ（以下“
Ｒｘ Ｂ Ａ Ｒ”と略す）にそれぞれセットし、ＤＭ
Ａコントローラ５をＤＡＭ転送可能状態にする。このと
きＲｘＣＲの内容がＯであるため、オートロード機能よ
り、ＤＭＡコントローラ５内の受信アドレスレジスタ（
以下“Ｒｘ Ａ Ｒ”と略す）にＲｘ Ｂ Ａ Ｒの内
容が、ＤＭＡコントローラ５内の受信カウントレジスタ
（以下“ＲｘＣＲ”と略す）にＲｘＢＣＲの内容が自動
的に転送され、ＤＭＡコントローラ５は信号５２にパル
スを発生する。
イト以下になったときＸｏｆｆを送信する場合、ＣＰＵ
４は受信のオーバーランエラーを適ぐために、ＤＭＡコ
ントローラ５内の受信ベースカウントレジスタ（以下“
Ｒｘ Ｂ ＣＲ”と略す）にＫ （ＫはＱ以下の値）を
、入力バッファエリアの先頭アドレス（Ａ）をＤＭＡコ
ントローラ５内の受１ベースアドレスレジスタ（以下“
Ｒｘ Ｂ Ａ Ｒ”と略す）にそれぞれセットし、ＤＭ
Ａコントローラ５をＤＡＭ転送可能状態にする。このと
きＲｘＣＲの内容がＯであるため、オートロード機能よ
り、ＤＭＡコントローラ５内の受信アドレスレジスタ（
以下“Ｒｘ Ａ Ｒ”と略す）にＲｘ Ｂ Ａ Ｒの内
容が、ＤＭＡコントローラ５内の受信カウントレジスタ
（以下“ＲｘＣＲ”と略す）にＲｘＢＣＲの内容が自動
的に転送され、ＤＭＡコントローラ５は信号５２にパル
スを発生する。
■ ＣＰＵ４は信号５２のパルスを検出すると。
ＤＭＡコントローラ５のＲｘＢＣＲにＫを、ＲｘＢＡＲ
にＡ＋Ｋをセットする。
にＡ＋Ｋをセットする。
■ 受信回線３２からの直列入力データは直並列変換回
路１２により並列キャラクタに変換される。
路１２により並列キャラクタに変換される。
■ 受信バッファ制御回路１６は、直並列変換回路１２
にキャラクタが形成され２ば、そのキャラクタを受信バ
ッファ１４に転送するとＮもに信号３５をＯＮにする。
にキャラクタが形成され２ば、そのキャラクタを受信バ
ッファ１４に転送するとＮもに信号３５をＯＮにする。
■ 受信キャラクタ制御回路２６は受信キャラクタ（バ
ッフ７１４（７）内容）がＸｏｎ、 Ｘｏｆｆ以外（信
号４４が０ＦＦ）であるため信号４８をＯＮにする。
ッフ７１４（７）内容）がＸｏｎ、 Ｘｏｆｆ以外（信
号４４が０ＦＦ）であるため信号４８をＯＮにする。
■ ＤＭＡコントローラ５は、信号４８がＯＮになった
ことを検出すると、バス４７の使用権を獲得して、Ｒｘ
ＡＲが示すメモリ３のアドレスにバス４７上のキャラク
タを書き込み（回数アダプタ２から入力バッファエリア
へのＤＭＡ転送）、信号４９をＯＮにする。
ことを検出すると、バス４７の使用権を獲得して、Ｒｘ
ＡＲが示すメモリ３のアドレスにバス４７上のキャラク
タを書き込み（回数アダプタ２から入力バッファエリア
へのＤＭＡ転送）、信号４９をＯＮにする。
■ 受信キャラクタ制御回路２６は信号４９がＯＮにな
ったことを検出すると、信号４８と信号３６をＯＦＦに
する。
ったことを検出すると、信号４８と信号３６をＯＦＦに
する。
■ 受信バッファ制御回路１６は信号３６がＯＦＦにな
ったことを検出すると、信号３５をＯＦＦにする。
ったことを検出すると、信号３５をＯＦＦにする。
■ ＤＭＡコントローラ５は信号４８がＯＦＦになった
ことを検出すると、バス４７の使用権を放棄し、ＲｘＡ
Ｒの内容を＋１、ＲｘＣＲの内容を−１する。
ことを検出すると、バス４７の使用権を放棄し、ＲｘＡ
Ｒの内容を＋１、ＲｘＣＲの内容を−１する。
［相］ 以後■から■の動作を繰返す。
Ｒｘ ＣＲの がＯになったとき
■ 上記■でＲｘＣＲの内容が０になったとき。
ＤＭＡコントローラ５はオートロード機能により、Ｒｘ
ＡＲにＲｘ Ｂ Ａ Ｒの内容を、ＲｘＣＲにＲｘＢＣ
Ｒの内容を転送し、信号５２にパルスを発生する。
ＡＲにＲｘ Ｂ Ａ Ｒの内容を、ＲｘＣＲにＲｘＢＣ
Ｒの内容を転送し、信号５２にパルスを発生する。
＠ ＣＰＵ４は信号５２のパルスを検出すると、メモ
リ３上の入力バッファエリアの空き容ｔ（Ｅバイト）の
算出を行い、Ｅの値によって、それぞれ以下の動作を行
う。
リ３上の入力バッファエリアの空き容ｔ（Ｅバイト）の
算出を行い、Ｅの値によって、それぞれ以下の動作を行
う。
（ａ） Ｅ≦Ｑのとき０から［相］の動作を行う。
（ｂ） Ｑ ＜ Ｅ ＜ Ｒのとき■から■の動作を
行う。
行う。
（ｃ） Ｒ≦Ｑのとき［相］から２６の動作を行う。
なお、入力バッファエリアの空き容量の算出は、ＲｘＡ
Ｒの内容と次に上位ホストに転送する入力バッファエリ
アリキャラクタのアドレスから算出する。
Ｒの内容と次に上位ホストに転送する入力バッファエリ
アリキャラクタのアドレスから算出する。
＠ ＣＰＵ４はコマンドレジスタ１８のＸｏｆｆ送出
ビットをＯＮにする。
ビットをＯＮにする。
［相］ コマンドレジスタ１８のＸｏｆｆ送出ビットが
ＯＮになると、信号３７がＯＮになる。
ＯＮになると、信号３７がＯＮになる。
［相］ 送信キャラクタ制御回路１７は信号３７がＯＮ
になったことを検出すると、次のキャラクタが送信可能
なとき信号４５をＯＦＦ （ＤＭＡ転送禁止）にし、信
号３４と信号４０をＯＮにする。
になったことを検出すると、次のキャラクタが送信可能
なとき信号４５をＯＦＦ （ＤＭＡ転送禁止）にし、信
号３４と信号４０をＯＮにする。
［相］ 送信バッファ制御回路１５は信号３４がＯＮに
なったことを検出すると、バス上のキャラクタ（Ｘ ｏ
ｆｆ ）を送信バッファ１３に格納し、信号３３をＯＦ
Ｆにする。
なったことを検出すると、バス上のキャラクタ（Ｘ ｏ
ｆｆ ）を送信バッファ１３に格納し、信号３３をＯＦ
Ｆにする。
Ｏ送信キャラクタ制御回路１４は信号３３がＯＦＦにな
ったことを検出すると、信号５１にパルスを発生する。
ったことを検出すると、信号５１にパルスを発生する。
なお、該回路１７は信号３７がＯＮのときは信号４５は
ＯＮにしない。
ＯＮにしない。
［相］ コマンドレジスタ１８のＸｏｆｆ送出ビットは
、信号５１のパルスによってＯＦＦになり、信号３７を
ＯＦＦにする。
、信号５１のパルスによってＯＦＦになり、信号３７を
ＯＦＦにする。
［相］ 以後■から■の動作を繰返す。
＠ ＣＰＵ４はコマンドレジスタ１８のＸｏｎの送出
ビットをＯＮにする。なお、すでにＸｏｎ送出ビットを
ＯＮＬ、ていた場合は■から■の動作を繰返する。
ビットをＯＮにする。なお、すでにＸｏｎ送出ビットを
ＯＮＬ、ていた場合は■から■の動作を繰返する。
０ コマンドレジスタ１８のＸｏｎ送出ビットがＯＮに
なると、信号５０がＯＮになる。
なると、信号５０がＯＮになる。
０ 送信キャラクタ制御回路１７は信号５ｏがＯＮにな
ったことを検出すると、次のキャラクタが送信可能なと
き信号４５をＯＦＦ （ＤＭＡ転送禁止）にし、信号３
４と信号３９をＯＮにする。
ったことを検出すると、次のキャラクタが送信可能なと
き信号４５をＯＦＦ （ＤＭＡ転送禁止）にし、信号３
４と信号３９をＯＮにする。
Ｏ送信バッファ制御回路１５は信号３４がＯＮになった
ことを検出すると、バス上のキャラクタ（Ｘｏｎ）をバ
ッファ１３に格納し、信号３３をＯＦＦにする。
ことを検出すると、バス上のキャラクタ（Ｘｏｎ）をバ
ッファ１３に格納し、信号３３をＯＦＦにする。
θ 送信キャラクタ制御回路１７は信号３３がＯＦＦに
なったことを検出すると、信号５１にパルスを発生する
。なお、該回路１７は信号５０がＯＮになったときは信
号４５はＯＮにしない。
なったことを検出すると、信号５１にパルスを発生する
。なお、該回路１７は信号５０がＯＮになったときは信
号４５はＯＮにしない。
Ｏコマンドレジスタ１８のＸｏｎ送出ビットは、信号５
１のパルスによってＯＦＦになり、信号５０をＯＦＦに
する。
１のパルスによってＯＦＦになり、信号５０をＯＦＦに
する。
■ 以後■から■の動作を繰返す。
０ 比較回路２４は受信したキャラクタ（バッファ１４
の内容）がＣＲであるため、信号４３にパルスを発生す
る。
の内容）がＣＲであるため、信号４３にパルスを発生す
る。
■ 受信キャラクタ制御回路２６は信号４４がＯＦＦ、
信号３５がＯＮであることにより、信号４８をＯＮにす
る。
信号３５がＯＮであることにより、信号４８をＯＮにす
る。
θ 以下前記の■から■の動作を行う。
○ ＣＰＵ４は信号４３のパルスを検出すると。
電文の最終キャラクタを受信したことを認識し、ＤＭＡ
コントローラ５のＲｘＡＲの内容−１の入力バッファア
ドレスまでのキャラクタを上位ホストに転送する。
コントローラ５のＲｘＡＲの内容−１の入力バッファア
ドレスまでのキャラクタを上位ホストに転送する。
（４）送受信動作以外
上記の送受信動作以外のときは、本通信制御装置は入力
バッファエリアの受信キャラクタを上位ホストへ転送す
る等の処理を行う。
バッファエリアの受信キャラクタを上位ホストへ転送す
る等の処理を行う。
以上説明したように１本発明によれば、ソフトウェアの
介入が複数キャラクタ転送毎でよいため。
介入が複数キャラクタ転送毎でよいため。
高速な調歩同期式の機能を有する通信制御装置を実現で
きる。
きる。
第１図は本発明の実施例を示す構成図、第２図は第１図
の回線アダプタの内部構成図である。 １・・・通信制御装置、 ２・・・回線アダプタ。 ３・・・メモリ、 ４・・・ＣＰＵ。 ５・・・ＤＭＡコントローラ。 ６・・・上位ホストとのインタフェース部、１０・・・
キャラクタディスプレイ装置、３１・・・送信回線、
３２・・・受信回線、４３・・・割込み信号。 ４５・・・送信キャラクタセット要求信号線、４６・・
・送信キャラクタセット完了信号線、４８・・・受信キ
ャラクタ引取り要求信号線、４９・・・受信キャラクタ
引取り完了信号線。
の回線アダプタの内部構成図である。 １・・・通信制御装置、 ２・・・回線アダプタ。 ３・・・メモリ、 ４・・・ＣＰＵ。 ５・・・ＤＭＡコントローラ。 ６・・・上位ホストとのインタフェース部、１０・・・
キャラクタディスプレイ装置、３１・・・送信回線、
３２・・・受信回線、４３・・・割込み信号。 ４５・・・送信キャラクタセット要求信号線、４６・・
・送信キャラクタセット完了信号線、４８・・・受信キ
ャラクタ引取り要求信号線、４９・・・受信キャラクタ
引取り完了信号線。
Claims (1)
- （１）キャラクタバッファを有する回線アダプタと、該
回線アダプタとの間でブロック単位のデータ転送を行う
メモリとを備えた調歩同期式の通信制御装置において、 上記回線アダプタ内に、回線からの送信停止要求のキャ
ラクタ、送信再開要求のキャラクタ、電文の最後を示す
キャラクタを検出する検出手段と、該検出手段により送
信停止要求のキャラクタおよび送信再開要求のキャラク
タを検出した場合、これらのキャラクタを受信電文から
除去し、電文の最後を示すキャラクタを検出した場合、
割込みを発生する手段と、送信停止要求のキャラクタを
検出してから送信再開要求のキャラクタを検出するまで
は電文の送信を停止する手段と、外部からの指示により
送信停止要求のキャラクタまたは送信再開要求のキャラ
クタを任意の時点で送信する手段とを設け、 さらに、メモリ内の送信キャラクタを上記回線アダプタ
へブロック単位にデータ転送する手段と、 上記回線アダプタ内の受信キャラクタをメモリへブロッ
ク単位でデータ転送し、しかも一定キャラクタ転送する
毎に割込みを発生する手段と、 を有することを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62034224A JPH0681174B2 (ja) | 1987-02-17 | 1987-02-17 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62034224A JPH0681174B2 (ja) | 1987-02-17 | 1987-02-17 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63202161A true JPS63202161A (ja) | 1988-08-22 |
| JPH0681174B2 JPH0681174B2 (ja) | 1994-10-12 |
Family
ID=12408175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62034224A Expired - Lifetime JPH0681174B2 (ja) | 1987-02-17 | 1987-02-17 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681174B2 (ja) |
-
1987
- 1987-02-17 JP JP62034224A patent/JPH0681174B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681174B2 (ja) | 1994-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |