JPH0681174B2 - 通信制御装置 - Google Patents
通信制御装置Info
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- JPH0681174B2 JPH0681174B2 JP62034224A JP3422487A JPH0681174B2 JP H0681174 B2 JPH0681174 B2 JP H0681174B2 JP 62034224 A JP62034224 A JP 62034224A JP 3422487 A JP3422487 A JP 3422487A JP H0681174 B2 JPH0681174 B2 JP H0681174B2
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- signal
- transmission
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信制御装置に係り、特に高速な調歩同期式の
送受信機能を有する通信制御装置に関する。
送受信機能を有する通信制御装置に関する。
調歩同期式により通信制御装置とキャラクタデイスプレ
ス装置などのデータ端末との間で通信を行う場合、一般
に通信制御装置やデータ端末は、相手装置から電文を受
信できない状態になると送信停止要求キャラクタXoff
（一般に16進コードで“13"）を送信し、受信できる状
態になると送信再開要求キャラクタXon（一般に16進コ
ードで“11"）を送信する。
ス装置などのデータ端末との間で通信を行う場合、一般
に通信制御装置やデータ端末は、相手装置から電文を受
信できない状態になると送信停止要求キャラクタXoff
（一般に16進コードで“13"）を送信し、受信できる状
態になると送信再開要求キャラクタXon（一般に16進コ
ードで“11"）を送信する。
こゝで、通信制御装置に着目した場合、該通信制御装置
で必要な処理は以下の３種類に分けられる。
で必要な処理は以下の３種類に分けられる。
データ端末からの受信キャラクタを複数バイトの容量
をもつ入力バッファに一時格納する処理。
をもつ入力バッファに一時格納する処理。
複数バイトの容量をもつ出力バッファの内容をデータ
端末に送信する処理。
端末に送信する処理。
上記，以外の処理（例えば入力バッファの内容を
上位ホストへ転送する等）。
上位ホストへ転送する等）。
この３種類の処理の優先順位は、一般にが最も高く、
が最も低い。
が最も低い。
通信制御装置は、の処理で入力バッファ内の空き容量
がある容量（Ｑバイト）以下になると、データ端末に対
してXoffを送信する。この時、Xoffを受信したデータ端
末はXonとXoff以外のキャラクタの送信を停止する。ま
た、通信制御装置は、データ端末がキャラクタの送信を
停止している間にの処理で入力バッファの内容を上位
ホストに転送する処理を行い、入力バッファ内の空き容
量がある容量（Ｒバイト）以下になれば、データ端末に
対してXonを送信する。この時、Xonを受信したデータ端
末はキャラクタの送信を再開する。なお、通信制御装置
の入力バッファの容量をＰバイトとすると、R,Q,Rの関
係は、一般にＰ＞Ｒ＞Ｑ＞１である。
がある容量（Ｑバイト）以下になると、データ端末に対
してXoffを送信する。この時、Xoffを受信したデータ端
末はXonとXoff以外のキャラクタの送信を停止する。ま
た、通信制御装置は、データ端末がキャラクタの送信を
停止している間にの処理で入力バッファの内容を上位
ホストに転送する処理を行い、入力バッファ内の空き容
量がある容量（Ｒバイト）以下になれば、データ端末に
対してXonを送信する。この時、Xonを受信したデータ端
末はキャラクタの送信を再開する。なお、通信制御装置
の入力バッファの容量をＰバイトとすると、R,Q,Rの関
係は、一般にＰ＞Ｒ＞Ｑ＞１である。
さらに、通信制御装置はデータ端末との通信でXoffを受
信すれば送信を停止し、Xonを受信すれば送信を再開す
る。このときXon,Xoffは受信キャラクタの列から除去す
る。
信すれば送信を停止し、Xonを受信すれば送信を再開す
る。このときXon,Xoffは受信キャラクタの列から除去す
る。
〔発明が解決しようとする問題点） 従来の通信制御装置においては、受信キャラクタを入力
バッファに転送する処理および受信キャラクタからXon,
Xoffの検出、入力バッファ管理とこれによりXon,Xoffを
除去する処理、出力バッファ内のキャラクタ送信等の処
理は全てマイクロプロセッサ等のソフトウェアによって
１キャラクタ毎に処理しているため、通信速度は数十キ
ロビット／秒以下であり、今後出現が予想される数百キ
ロビット／秒、数メガビット／秒の通信速度を実現でき
ないという問題がある。
バッファに転送する処理および受信キャラクタからXon,
Xoffの検出、入力バッファ管理とこれによりXon,Xoffを
除去する処理、出力バッファ内のキャラクタ送信等の処
理は全てマイクロプロセッサ等のソフトウェアによって
１キャラクタ毎に処理しているため、通信速度は数十キ
ロビット／秒以下であり、今後出現が予想される数百キ
ロビット／秒、数メガビット／秒の通信速度を実現でき
ないという問題がある。
本発明の目的は、上記の従来技術の欠点を改善し、高速
な調歩同期式の機能を有する通信制御装置を提供するこ
とにある。
な調歩同期式の機能を有する通信制御装置を提供するこ
とにある。
本発明は、キャラクタバッファを有する回線アダプタ
と、該回線アダプタとの間でブロック単位のデータ転送
を行うメモリとを備えた調歩同期式の通信制御装置にお
いて、回線アダプタ内に回線の送信停止要求のキャラク
タ、送信再開要求のキャラクタ、電文の最後を示すキャ
ラクタを検出する検出手段と、該検出手段により送信停
止要求のキャラクタおよび送信再開要求のキャラクタを
検出した場合、これらのキャラクタを受信電文から除去
し、電文の最後を示すキャラクタを検出した場合、割込
みを発生する手段と、送信停止要求のキャラクタを検出
してから送信再開要求のキャラクタを検出するまでは電
文の送信を停止する手段と、外部からの指示により送信
停止要求のキャラクタまたは送信再開要求のキャラクタ
を任意の時点で送信する手段とを設ける共に、更に、メ
モリ内の送信キャラクタを上記回線アダプタへブロック
単位でデータ転送する手段と、上記回線アダプタ内の受
信キャラクタをメモリへブロック単位でデータ転送し、
しかも一定キャラクタ転送する毎に割込みを発生する手
段を設けことによ、ソフトウェアの介入を少なくし、高
速な調歩同期式の通信を実現するものである。
と、該回線アダプタとの間でブロック単位のデータ転送
を行うメモリとを備えた調歩同期式の通信制御装置にお
いて、回線アダプタ内に回線の送信停止要求のキャラク
タ、送信再開要求のキャラクタ、電文の最後を示すキャ
ラクタを検出する検出手段と、該検出手段により送信停
止要求のキャラクタおよび送信再開要求のキャラクタを
検出した場合、これらのキャラクタを受信電文から除去
し、電文の最後を示すキャラクタを検出した場合、割込
みを発生する手段と、送信停止要求のキャラクタを検出
してから送信再開要求のキャラクタを検出するまでは電
文の送信を停止する手段と、外部からの指示により送信
停止要求のキャラクタまたは送信再開要求のキャラクタ
を任意の時点で送信する手段とを設ける共に、更に、メ
モリ内の送信キャラクタを上記回線アダプタへブロック
単位でデータ転送する手段と、上記回線アダプタ内の受
信キャラクタをメモリへブロック単位でデータ転送し、
しかも一定キャラクタ転送する毎に割込みを発生する手
段を設けことによ、ソフトウェアの介入を少なくし、高
速な調歩同期式の通信を実現するものである。
以下、本発明の一実施例について図面により説明する。
第１図は本発明の一実施例を示す構成図であって、通信
制御装置１は、回線アダプタ２、プログラムの格納およ
び受信キャラクタを一時格納するメモリ３、本装置を制
御するCPU4、メモリ３と回線アダプタ２とのあいだのDM
A（ダイレクト・メモリ・アクセス）転送を制御するDMA
コントローラ５、及び上位ホストとのインタフェース部
６よりなる。該通信制御装置１の送信回線31、受信回線
32を介してディスプレイ装置（データ端末）10と接続さ
れ、また、バス線54で上位ホスト（図示せず）と接続さ
れている。なお、43は回線アダプタ２からの割込み信号
線、45は回線アダプタ２からDMAコントローラ５に対し
ての送信キャラクタセット要求信号線、46はDMAコント
ローラ５から回線アダプタ２に対しての送信キャラクタ
セット完了信号線、48は回線アダプタ２からDMAコント
ローラ５に対しての受信キャラクタ引き取り要求信号
線、49はDMAコントローラ５から回線アダプタ２に対し
ての信キャラクタ引き取り完了信号線、47は内部バス、
51はDMAコントローラの送信側割込み線、52はDMAコント
ローラの受信側割込み線である。
制御装置１は、回線アダプタ２、プログラムの格納およ
び受信キャラクタを一時格納するメモリ３、本装置を制
御するCPU4、メモリ３と回線アダプタ２とのあいだのDM
A（ダイレクト・メモリ・アクセス）転送を制御するDMA
コントローラ５、及び上位ホストとのインタフェース部
６よりなる。該通信制御装置１の送信回線31、受信回線
32を介してディスプレイ装置（データ端末）10と接続さ
れ、また、バス線54で上位ホスト（図示せず）と接続さ
れている。なお、43は回線アダプタ２からの割込み信号
線、45は回線アダプタ２からDMAコントローラ５に対し
ての送信キャラクタセット要求信号線、46はDMAコント
ローラ５から回線アダプタ２に対しての送信キャラクタ
セット完了信号線、48は回線アダプタ２からDMAコント
ローラ５に対しての受信キャラクタ引き取り要求信号
線、49はDMAコントローラ５から回線アダプタ２に対し
ての信キャラクタ引き取り完了信号線、47は内部バス、
51はDMAコントローラの送信側割込み線、52はDMAコント
ローラの受信側割込み線である。
第２図は第１図の回線アダプタ２の内部構成例を示した
ものである， 11は１バイト幅のキャラクタを直列に変換し、それにス
タート、ストップビットを付加して所定の通信速度でデ
ータを送信する並直列変換回路である。12は受信データ
からスタート、ストップビットを除去して１バイト幅の
キャラクタに変換する直並列変換回路である。13は並直
列変換回路11への送信キャラクタを一時保持する送信バ
ッファ、14は直並列変換回路12からの受信キャラクタを
一時保持する受信バッファである。
ものである， 11は１バイト幅のキャラクタを直列に変換し、それにス
タート、ストップビットを付加して所定の通信速度でデ
ータを送信する並直列変換回路である。12は受信データ
からスタート、ストップビットを除去して１バイト幅の
キャラクタに変換する直並列変換回路である。13は並直
列変換回路11への送信キャラクタを一時保持する送信バ
ッファ、14は直並列変換回路12からの受信キャラクタを
一時保持する受信バッファである。
15は並直列変換回路11が空であれば、送信バッファ13内
のキャラクタを該回路11に転送して送信キャラクタ要求
信号33をONし、また、送信キャラクタセット信号34がON
になれば、バス47上のキャラクタを送信バッファ13に格
納して信号33をOFFにする送信バッファ制御回路であ
る。16は直並列変換回路12に１キャラクタ受信されゝば
受信バッファ14にそのキャラクタを転送して受信キャラ
クタ引き取り要求信号35をONにし、また、受信キャラク
タ引き取り完了信号36がONになれば信号35をOFFにする
受信バッファ制御回路である。
のキャラクタを該回路11に転送して送信キャラクタ要求
信号33をONし、また、送信キャラクタセット信号34がON
になれば、バス47上のキャラクタを送信バッファ13に格
納して信号33をOFFにする送信バッファ制御回路であ
る。16は直並列変換回路12に１キャラクタ受信されゝば
受信バッファ14にそのキャラクタを転送して受信キャラ
クタ引き取り要求信号35をONにし、また、受信キャラク
タ引き取り完了信号36がONになれば信号35をOFFにする
受信バッファ制御回路である。
17は信号33,信号37,信号38,信号46,信号50によりXon,Xo
ffの送出、DMAコントローラ５に対しての送信キャラク
タ要求信号等を制御する送信キャラクタ制御回路であ
る。
ffの送出、DMAコントローラ５に対しての送信キャラク
タ要求信号等を制御する送信キャラクタ制御回路であ
る。
18は本アダプタ２を制御するためのパラメータを格納す
るレジスタ、19はXonを格納するレジスタ、20はXoffを
格納するレジスタ、21は電文の最後を示すキャラクタ
（一般にキャリッジ・リターン以下“CR"と略す）を格
納するレジスタ、22,23は１バイト幅の３ステートゲー
トである。
るレジスタ、19はXonを格納するレジスタ、20はXoffを
格納するレジスタ、21は電文の最後を示すキャラクタ
（一般にキャリッジ・リターン以下“CR"と略す）を格
納するレジスタ、22,23は１バイト幅の３ステートゲー
トである。
24はレジスタ19,レジスタ20,レジスタ21の出力と受信バ
ッファ14の出力とを比較する比較回路で、レジスタ19の
出力とバッファ14の出力が一致したときXon受信信号42
をONにし、レジスタ20の出力とバッファ14の出力が一致
したときXoff受信信号41をONにし、レジスタ21の出力と
バッファ１の出力が一致したときCR受信信号43をONにす
る。25は信号41がON後、信号42がONになるまで出力（信
号38）がONになり、信号42がON後、信号41がONになるま
で出力がOFF（信号38）となるフリップフロップであ
る。
ッファ14の出力とを比較する比較回路で、レジスタ19の
出力とバッファ14の出力が一致したときXon受信信号42
をONにし、レジスタ20の出力とバッファ14の出力が一致
したときXoff受信信号41をONにし、レジスタ21の出力と
バッファ１の出力が一致したときCR受信信号43をONにす
る。25は信号41がON後、信号42がONになるまで出力（信
号38）がONになり、信号42がON後、信号41がONになるま
で出力がOFF（信号38）となるフリップフロップであ
る。
26は受信キャラクタ制御回路で、信号35がONのとき信号
44がOFFであれば（Xon,Xoff以外を受信）、DMAコントロ
ーラ５に対しての信号48をONにし、また、信号44とDMA
コントローラ５からの信号49との論理和を信号36に出力
する。
44がOFFであれば（Xon,Xoff以外を受信）、DMAコントロ
ーラ５に対しての信号48をONにし、また、信号44とDMA
コントローラ５からの信号49との論理和を信号36に出力
する。
以下、第１図及び第２図により本通信制御装置の動作を
説明する。
説明する。
（１）初期設定 CPU4によって回線アダプタ２、DMAコントローラ５を初
期状態にする。Xon,Xoff,CRの各コードをレジスタ19,2
0,21にセットする。
期状態にする。Xon,Xoff,CRの各コードをレジスタ19,2
0,21にセットする。
（２）送信動作 通常の動作 送信すべき電文は上位ホストから上位インタフェース部
６を経由してメモリ３の出力バッファエリア内に格納さ
れている。以下に出力バッファエリア内に格納されてい
る電文の送信動作を示す。
６を経由してメモリ３の出力バッファエリア内に格納さ
れている。以下に出力バッファエリア内に格納されてい
る電文の送信動作を示す。
CPU4はDMAコントローラ５内にある送信アドレスレジ
スタ（以下“TxAR"と略す）に送信すべき電文が格納さ
れている出力バッファエリアの先頭アドレスをセット
し、電文長をDMAコントローラ５内にある送信カウント
レジスタ（以下、“TxCQ"と略す）にセットする。
スタ（以下“TxAR"と略す）に送信すべき電文が格納さ
れている出力バッファエリアの先頭アドレスをセット
し、電文長をDMAコントローラ５内にある送信カウント
レジスタ（以下、“TxCQ"と略す）にセットする。
送信バッファ制御回路15は送信バッファ13が空により
信号33をONにする。
信号33をONにする。
送信キャラクタ制御回路17は、信号33がONになったこ
とを検出すると、信号38がOFFにより（信号38の初期状
態はOFF）、DMAコントローラ５に対して信号45をONにす
る。
とを検出すると、信号38がOFFにより（信号38の初期状
態はOFF）、DMAコントローラ５に対して信号45をONにす
る。
DMAコントローラ５は、信号45がONになったことを検
出すると、バス47の使用権を獲得して、TxARが示す出力
バッファエリアのアドレスから１キャラクタ読み込み、
バス47上にそのキャラクタをセット（出力バッファエリ
アから回線アダプタ２へのDMA転送）して送信キャラク
タセット信号46をONにする。
出すると、バス47の使用権を獲得して、TxARが示す出力
バッファエリアのアドレスから１キャラクタ読み込み、
バス47上にそのキャラクタをセット（出力バッファエリ
アから回線アダプタ２へのDMA転送）して送信キャラク
タセット信号46をONにする。
送信キャラクタ制御回路17は、信号46がONになったこ
とを検出すると、信号34をONにする。
とを検出すると、信号34をONにする。
送信バッファ制御回路15は、信号34がONになったこと
を検出すると、送信バッファ13にバス47上のキャラクタ
を格納するとゝもに信号33をOFFにする。
を検出すると、送信バッファ13にバス47上のキャラクタ
を格納するとゝもに信号33をOFFにする。
送信キャラクタ制御回路17は、信号33がOFFになった
ことを検出すると、信号45をOFFにする。
ことを検出すると、信号45をOFFにする。
DMAコントローラ５は、信号45がOFFになったことを検
出すると、バス47を使用権を放棄するとゝもにTxARの内
容を＋１、TxCRの内容を−１する。
出すると、バス47を使用権を放棄するとゝもにTxARの内
容を＋１、TxCRの内容を−１する。
送信バッファ制御回路15は、並直列変換回路11が空で
あれば、送信バッファ13の内容を該回路11に転送する。
あれば、送信バッファ13の内容を該回路11に転送する。
並直列変換回路11は転送されたキャラクタにスター
ト、ストップビットを付加して送信回線31より直列にデ
ータを出力する。
ト、ストップビットを付加して送信回線31より直列にデ
ータを出力する。
送信バッファ制御回路15は送信バッファ13が空であれ
ば信号33をONにする。
ば信号33をONにする。
以降からの動作を繰返す。
TxCRの内容が０になったとき 上記でDMAコントローラ５のTxCRの内容が０になっ
たとき、DMAコントローラ５は信号51をONにする。
たとき、DMAコントローラ５は信号51をONにする。
CPU4は信号51がONになったことを検出すると、DMAコ
ントローラ５内のステータスレジスタ（以下“SR"を略
す）を読み込み、電文の送信が完了したことを知り、新
たな電文送信の動作を行う。
ントローラ５内のステータスレジスタ（以下“SR"を略
す）を読み込み、電文の送信が完了したことを知り、新
たな電文送信の動作を行う。
DMAコントローラ５はSRが読み込まれると信号51をOFF
にする。
にする。
Xoff受信時 上記からの動作中にXoffを受信すると（信号38が
ONになったとき）、送信キャラクタ制御回路17は信号38
がONであれば、以後、信号33がONになっても信号45をON
にしない。（以後送信を停止する） Xon受信時 上記からの動作中にXonを受信すると（信号38がO
FFになったとき）、送信キャラクタ制御回路17は信号38
がOFFになれば、以後、信号33がONになると信号45をON
にする。（以後送信を再開する） （３）受信動作 受信する電文長は不明である。および、オーバーランエ
ラー発生させないために、受信側はDMA転送（回線アダ
プタ２からメモリ３内の入力バッファエリアへの転送）
方法は、DMAコントローラ５が有しているオートロード
機能を用いる。オートロード機能とは、カウントレジス
タの内容が０になったとき、アドレスレジスタにベース
アドレスレジスタの内容が、カウントレジスタにベース
カウントレジスタの内容が自動的に転送される機能で、
この機能を使用することにより、複数個に区切られたメ
モリエリアを連続して転送可能であることゝ、CPU4が次
のメモリの先頭アドレス、転送カウント値をそれぞれの
レジスタに書き込むのに時間的余裕ができる。なお、カ
ウントレジスタの内容が０になったとき、DMAコントロ
ーラは割込みを発生する。
ONになったとき）、送信キャラクタ制御回路17は信号38
がONであれば、以後、信号33がONになっても信号45をON
にしない。（以後送信を停止する） Xon受信時 上記からの動作中にXonを受信すると（信号38がO
FFになったとき）、送信キャラクタ制御回路17は信号38
がOFFになれば、以後、信号33がONになると信号45をON
にする。（以後送信を再開する） （３）受信動作 受信する電文長は不明である。および、オーバーランエ
ラー発生させないために、受信側はDMA転送（回線アダ
プタ２からメモリ３内の入力バッファエリアへの転送）
方法は、DMAコントローラ５が有しているオートロード
機能を用いる。オートロード機能とは、カウントレジス
タの内容が０になったとき、アドレスレジスタにベース
アドレスレジスタの内容が、カウントレジスタにベース
カウントレジスタの内容が自動的に転送される機能で、
この機能を使用することにより、複数個に区切られたメ
モリエリアを連続して転送可能であることゝ、CPU4が次
のメモリの先頭アドレス、転送カウント値をそれぞれの
レジスタに書き込むのに時間的余裕ができる。なお、カ
ウントレジスタの内容が０になったとき、DMAコントロ
ーラは割込みを発生する。
通常の動作 メモリ３内の入力バッファエリアの空き容量がＱバイ
ト以下になったときXoffを送信する場合、CPU4は受信の
オーバーランエラーを適ぐために、DMAコントローラ５
内の受信ベースカウントレジスタ（以下“RxBCR"と略
す）にＫ（ＫはＱ以下の値）を、入力バッファエリアの
先頭アドレス（Ａ）をDMAコントローラ５内の受信ベー
スアドレスレジスタ（以下“RxBAR"と略す）にそれぞれ
セットし、DMAコントローラ５をDMA転送可能状態にす
る。このときRxCRの内容が０であるため、オートロード
機能より、DMAコントローラ５内の受信アドレスレジス
タ（以下“RxAR"と略す）にRxBARの内容が、DMAコント
ローラ５内の受信カウントレジスタ（以下“RxCR"と略
す）にRxBCRの内容が自動的に転送され、DMAコントロー
ラ５は信号52にパルスを発生する。
ト以下になったときXoffを送信する場合、CPU4は受信の
オーバーランエラーを適ぐために、DMAコントローラ５
内の受信ベースカウントレジスタ（以下“RxBCR"と略
す）にＫ（ＫはＱ以下の値）を、入力バッファエリアの
先頭アドレス（Ａ）をDMAコントローラ５内の受信ベー
スアドレスレジスタ（以下“RxBAR"と略す）にそれぞれ
セットし、DMAコントローラ５をDMA転送可能状態にす
る。このときRxCRの内容が０であるため、オートロード
機能より、DMAコントローラ５内の受信アドレスレジス
タ（以下“RxAR"と略す）にRxBARの内容が、DMAコント
ローラ５内の受信カウントレジスタ（以下“RxCR"と略
す）にRxBCRの内容が自動的に転送され、DMAコントロー
ラ５は信号52にパルスを発生する。
CPU4は信号52のパルスを検出すると、DMAコントロー
ラ５のRxBCRにＫを、RxBARにＡ＋Ｋをセットする。
ラ５のRxBCRにＫを、RxBARにＡ＋Ｋをセットする。
受信回路32からの直列入力データは直並列変換回路12
により並列キャラクタに変換される。
により並列キャラクタに変換される。
受信バッファ制御回路16は、直並列変換回路12にキャ
ラクタが形成されゝば、そのキャラクタを受信バッファ
14に転送するとゝもに信号35をONにする。
ラクタが形成されゝば、そのキャラクタを受信バッファ
14に転送するとゝもに信号35をONにする。
受信キャラクタ制御回路26は受信キャラクタ（バッフ
ァ14の内容）がXon,Xoff以外（信号44がOFF）であるた
め信号48をONにする。
ァ14の内容）がXon,Xoff以外（信号44がOFF）であるた
め信号48をONにする。
DMAコントローラ５は、信号48がONになったことを検
出すると、バス47の使用権を獲得して、RxARが示すメモ
リ３のアドレスにバス47上のキャラクタを書き込み（回
数アダプタ２から入力バッファエリアへのDMA転送）、
信号49をONにする。
出すると、バス47の使用権を獲得して、RxARが示すメモ
リ３のアドレスにバス47上のキャラクタを書き込み（回
数アダプタ２から入力バッファエリアへのDMA転送）、
信号49をONにする。
受信キャラクタ制御回路26は信号49がONになったこと
を検出すると、信号48と信号36をOFFにする。
を検出すると、信号48と信号36をOFFにする。
受信バッファ制御回路16は信号36がOFFになったこと
を検出すると、信号35をOFFにする。
を検出すると、信号35をOFFにする。
DMAコントローラ５は信号48がOFFになったことを検出
すると、バス47の使用権を放棄し、RxARの内容を＋１、
RxCRの内容を−１する。
すると、バス47の使用権を放棄し、RxARの内容を＋１、
RxCRの内容を−１する。
以後からの動作を繰返す。
RxCRの内容が０になったとき 上記でRxCRの内容が０になったとき、DMAコントロ
ーラ５はオーバロード機能により、RxARにRxBARの内容
を、RxCRにRxBCRの内容を転送し、信号52にパルスを発
生する。
ーラ５はオーバロード機能により、RxARにRxBARの内容
を、RxCRにRxBCRの内容を転送し、信号52にパルスを発
生する。
CPU4は信号52のパルスを検出すると、メモリ３上の入
力バッファエリアの空き容量（Ｅバイト）の算出を行
い、Ｅの値によって、それぞれ以下の動作を行う。
力バッファエリアの空き容量（Ｅバイト）の算出を行
い、Ｅの値によって、それぞれ以下の動作を行う。
（ａ）Ｅ≦Ｑのときからの動作を行う。
（ｂ）Ｑ＜Ｅ＜Ｒのときからの動作を行う。
（ｃ）Ｒ≦Ｑのときから26の動作を行う。
なお、入力バッファエリアの空き容量の算出は、RxARの
内容と次に上位ホストに転送する入力バッファエリアキ
ャラクタのアドレスから算出する。
内容と次に上位ホストに転送する入力バッファエリアキ
ャラクタのアドレスから算出する。
CPU4はコマンドレジスタ18のXoff送出ビットをONにす
る。
る。
コマンドレジスタ18のXoff送出ビットがONになると、
信号37がONになる。
信号37がONになる。
送信キャラクタ制御回路17は信号37がONになったこと
を検出すると、次のキャラクタが送信可能なとき信号45
をOFF（DMA転送禁止）にし、信号34と信号40をONにす
る。
を検出すると、次のキャラクタが送信可能なとき信号45
をOFF（DMA転送禁止）にし、信号34と信号40をONにす
る。
送信バッファ制御回路15は信号34がONになったことを
検出すると、バス上のキャラクタ（Xoff）を送信バッフ
ァ13に格納し、信号33をOFFにする。
検出すると、バス上のキャラクタ（Xoff）を送信バッフ
ァ13に格納し、信号33をOFFにする。
送信キャラクタ制御回路14は信号33がOFFになったこ
とを検出すると、信号51にパルスを発生する。なお、該
回路17は信号37がONのときは信号45はONにしない。
とを検出すると、信号51にパルスを発生する。なお、該
回路17は信号37がONのときは信号45はONにしない。
コマンドレジスタ18のXoff送出ビットは、信号51のパ
ルスによってOFFになり、信号37をOFFにする。
ルスによってOFFになり、信号37をOFFにする。
以後からの動作を繰返す。
CPU4はコマンドレジスタ18のXonの送出ビットをONに
する。なお、すでにXon送出ビットをONしていた場合は
からの動作を繰返する。
する。なお、すでにXon送出ビットをONしていた場合は
からの動作を繰返する。
コマンドレジスタ18のXon送出ビットがONになると、
信号50がONになる。
信号50がONになる。
送信キャラクタ制御回路17は信号50がONになったこと
を検出すると、次のキャラクタが送信可能なとき信号45
をOFF（DMA転送禁止）にし、信号34と信号39をONにす
る。
を検出すると、次のキャラクタが送信可能なとき信号45
をOFF（DMA転送禁止）にし、信号34と信号39をONにす
る。
送信バッファ制御回路15は信号34がONになったことを
検出すると、バス上のキャラクタ（Xon）をバッファ13
に格納し、信号33をOFFにする。
検出すると、バス上のキャラクタ（Xon）をバッファ13
に格納し、信号33をOFFにする。
送信キャラクタ制御回路17は信号33がOFFになったこ
とを検出すると、信号51にパルスを発生する。なお、該
回路17は信号50がONになったときは信号45はONにしな
い。
とを検出すると、信号51にパルスを発生する。なお、該
回路17は信号50がONになったときは信号45はONにしな
い。
コマンドレジスタ18のXon送出ビットは、信号51のパ
ルスによってOFFになり、信号50をOFFにする。
ルスによってOFFになり、信号50をOFFにする。
以後からの動作を繰返す。
比較回路24は受信したキャラクタ（バッファ14の内
容）がCRであるため、信号43にパルスを発生する。
容）がCRであるため、信号43にパルスを発生する。
受信キャラクタ制御回路26は信号44がOFF、信号35がO
Nであることにより、信号48をONにする。
Nであることにより、信号48をONにする。
以下前記のからの動作を行う。
CPU4は信号43のパルスを検出すると、電文の最終キャ
ラクタを受信したことを認識し、DMAコントローラ５のR
xARの内容−１の入力バッファアドレスまでのキャラク
タを上位ホストに転送する。
ラクタを受信したことを認識し、DMAコントローラ５のR
xARの内容−１の入力バッファアドレスまでのキャラク
タを上位ホストに転送する。
（４）送受信動作以外 上記の送受信動作以外のときは、本通信制御装置は入力
バッファエリアの受信キャラクタを上位ホストへ転送す
る等の処理を行う。
バッファエリアの受信キャラクタを上位ホストへ転送す
る等の処理を行う。
以上説明したように、本発明によれば、ソフトウェアの
介入が複数キャラクタ転送毎でよいため、高速な調歩同
期式の機能を有する通信制御装置を実現できる。
介入が複数キャラクタ転送毎でよいため、高速な調歩同
期式の機能を有する通信制御装置を実現できる。
第１図は本発明の実施例を示す構成図、第２図は第１図
の回線アダプタの内部構成図である。 １……通信制御装置、２……回線アダプタ、 ３……メモリ、４……CPU、 ５……DMAコントローラ、 ６……上位ホストとのインタフェース部、 10……キャラクタディスプレイ装置、 31……送信回線、32……受信回線、 43……割込み信号、 45……送信キャラクタセット要求信号線、 46……送信キャラクタセット完了信号線、 48……受信キャラクタ引取り要求信号線、 49……受信キャラクタ引取り完了信号線。
の回線アダプタの内部構成図である。 １……通信制御装置、２……回線アダプタ、 ３……メモリ、４……CPU、 ５……DMAコントローラ、 ６……上位ホストとのインタフェース部、 10……キャラクタディスプレイ装置、 31……送信回線、32……受信回線、 43……割込み信号、 45……送信キャラクタセット要求信号線、 46……送信キャラクタセット完了信号線、 48……受信キャラクタ引取り要求信号線、 49……受信キャラクタ引取り完了信号線。
Claims (1)
- 【請求項１】キャラクタバッファを有する回線アダプタ
と、該回線アダプタとの間でブロック単位のデータ転送
を行うメモリとを備えた調歩同期式の通信制御装置にお
いて、 上記回線アダプタ内に、回線からの送信停止要求のキャ
ラクタ、送信再開要求のキャラクタ、電文の最後を示す
キャラクタを検出する検出手段と、該検出手段により送
信停止要求のキャラクタおよび送信再開要求のキャラク
タを検出した場合、これらのキャラクタを受信電文から
除去し、電文の最後を示すキャラクタを検出した場合、
割込みを発生する手段と、送信停止要求のキャラクタを
検出してから送信再開要求のキャラクタを検出するまで
は電文の送信を停止する手段と、外部からの指示により
送信停止要求のキャラクタまたは送信再開要求のキャラ
クタを任意の時点で送信する手段とを設け、 さらに、メモリ内の送信キャラクタを上記回線アダプタ
へブロック単位にデータ転送する手段と、 上記回線アダプタ内の受信キャラクタをメモリへブロッ
ク単位でデータ転送し、しかも一定キャラクタ転送する
毎に割込みを発生する手段と、 を有することを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62034224A JPH0681174B2 (ja) | 1987-02-17 | 1987-02-17 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62034224A JPH0681174B2 (ja) | 1987-02-17 | 1987-02-17 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63202161A JPS63202161A (ja) | 1988-08-22 |
| JPH0681174B2 true JPH0681174B2 (ja) | 1994-10-12 |
Family
ID=12408175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62034224A Expired - Lifetime JPH0681174B2 (ja) | 1987-02-17 | 1987-02-17 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681174B2 (ja) |
-
1987
- 1987-02-17 JP JP62034224A patent/JPH0681174B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63202161A (ja) | 1988-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |