JPS63204324A - 浮動少数点乗算方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 浮動少数点演算を行う情報処理システムにおいて、二つ
の浮動少数点数を乗算回路で乗算した結果、積とオーバ
フロー・アンダフロー等の各種フラグとを出力する。こ
の発明は乗算結果がアンダフロー状態を示す場合に限り
、積を変換回路に入力してデノーマル数に変換して出力
することにより、処理速度を向上する。

〔産業上の利用分野〕

本発明は、浮動少数点演算を行う情報処理システムにお
ける浮動少数点乗算方式の改良に関する。

情報処理システムにおいては、広範囲の数値が扱える浮
動少数点数式が広く採用されているが、固定少数点方式
に比し演算も複雑となる為、演算速度が低下する欠点が
あり、浮動少数点演算方弐の演算速度の向上が強く要望
されている。

〔従来の技術〕

第４図は、この種の情報処理システムにおける従来ある
浮動少数点乗算方式の一例を示す図であり、第５図（ａ
ｌは本発明の対象となる浮動少数点表示を例示する図で
あり、第５図（ｂ）は乗算回路内部での演算結果を例示
する図であり、第６図は第４図における浮動少数点乗算
過程を例示する図である。

第４図乃至第６図において、入力レジスタ１および２に
は、クロック信号ＣＫＩに同期してそれぞれ浮動少数点
表示された数ＡおよびＢが蓄積される。

数ＡおよびＢは、第５図（ａｌに示す如く１ビツトから
成る符号部Ｓと、８ビツトから成る指数部Ｅと、２３ビ
ツトから成る仮数部Ｍとから構成される。

乗算回路３は、人力レジスタｌおよび２に蓄積された数
ＡおよびＢに対し、浮動少数点乗算を施して積Ｃを求め
る。

なお乗算回路３内部においては、指数部Ｅの上位に１ビ
ツト付加して９ビツトとして演算し、また仮数部Ｍの上
位に１ビツト付加して２４ビツト（Ｍ′）として演算し
ている。

乗算の結果、指数部Ｅ°が０〈Ｅ゛≦２５４（１０進表
示）の範囲にあれば、積Ｃはノーマル状態と判定し、ア
ンダフローフラグＵを論理“０”に設定し、指数部Ｅ°
がＥ１≦０　（１０進表示）の範囲にあれば、積Ｃはア
ンダフロー状態と判定し、アンダフローフラグＵを論理
″１”に設定する。

乗算回路３の内部においては、演算の結果指数部Ｅ１の
上位２ビツトが共に論理“１゛となった場合、並びに指
数部Ｅ°が全ビット論理“０”となった場合に、積Ｃが
アンダフロー状態にあると判定する。

乗算回路３から出力された積Ｃおよびアンダフローフラ
グＵは、変換回路４に伝達される。

変換回路４は、乗算回路３から伝達されたアンダフロー
フラグＵを検査し、論理“０”に設定されている場合に
は、積Ｃがノーマル状態であると判定し、積Ｃを何等変
換すること無く、第５図（ａ）に示す形式で、クロック
信号ＣＫ２に同期して出力レジスタ５に蓄積する。

またアンダフローフラグＵが論理“１”に設定されてい
る場合には、変換回路４は積Ｃがアンダフロー状態にあ
ると判定し、積Ｃの指数部Ｅ°に全ビット論理“Ｏ”と
なる如く所要数を加算し、指数部Ｅ“に対する加算を補
正する如く仮数部Ｍを下位側にシフトさせることにより
、デノーマル数りに変換し、第５図（ａｌに示す形式で
クロック信号ＣＫ２に同期して出力レジスタ５に蓄積す
る。

〔発明が解決しようとする問題点〕

以上の説明から明らかな如（、従来ある浮動少数点乗算
方式においては、乗算回路３はクロック信号ＣＫＩによ
り数ＡおよびＢが入力レジスタ１および２に蓄積された
後、乗算時間Ｔｌを掛けて浮動少数点乗算を実行した後
、積ＣおよびアンダフローララグＵを必ず変換回路４に
伝達し、変換回路４はデノーマル数りに変換すると否と
に拘らず、略同程度の処理時間Ｔ２を経過した後、クロ
ック信号ＣＫ２に同期して出力レジスタ５に積Ｃまたは
デノーマル数りを出力していた為、浮動少数点乗算の所
要時間が（Ｔ１＋７２）に延長されていた。

またクロック信号ＣＫの周期Ｔは、乗算回路３の乗算時
間Ｔ１と、変換回路４の処理時間Ｔ２との合計を下回ら
ぬ様に設定する必要があり、情報処理システムにおける
浮動少数点乗算以外の処理にとっては不必要に長過ぎ、
当該情報処理システムの処理速度が低下する問題点があ
った。

〔問題点を解決するための手段〕

第１図は本発明の原理を示す図である。

第１図において、 ３は、二つの浮動少数点数Ａ、Ｂに浮動少数点乗算を施
し、積ＣおよびアンダフローフラグＵを出力する乗算回
路である。

４は、アンダフロー状態となった浮動少数点数を、デノ
ーマル数りに変換する変換回路である。

１００は、乗算回路３から出力されるアンダフローフラ
グＵがアンダフロー状態を示す場合に、乗算回路３から
出力される積Ｃを変換回路４に入力する転送回路１００
である。

〔作用〕

乗算回路３は、数ＡおよびＢに浮動少数点乗算を施すと
、積Ｃがノーマル状態およびアンダフロー状態の何れで
あっても、アンダフローフラグＵと共に外部に出力する
。

外部ではアンダフローフラグＵを監視し、アンダフロー
フラグＵがアンダフロー状態になければ、積Ｃを用いた
処理を直ちに実行し、アンダフローフラグＵがアンダフ
ロー状態にあれば、積Ｃを用いた処理を中止する。

一方転送回路１００は、アンダフローフラグＵがアンダ
フロー状態にある場合に限り、乗算回路３から出力され
る積Ｃを変換回路４に入力し、デノーマル数りに変換し
た後出力させる。

アンダフロー状態にあるアンダフローフラグＵを検出し
た外部では、変換回路４から出力されるデノーマル数り
を用いて処理を実行する。

従って外部では、積Ｃがアンダフロー状態とならぬ限り
、乗算時間経過後に乗算結果（積Ｃ）が得られ、積Ｃが
アンダフロー状態となった場合のみ、更に変換時間経過
後にデノーマル数りによる結果が得られ、浮動少数点乗
算時間が短縮される。

その結果、情報処理システムのクロック信号の周期も、
乗算回路３の乗算時間、或いは変換回路４の変換時間を
下回らぬ様に設定可能となり、当該情報処理システムの
処理時間が向上する。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

第２図は本発明の一実施例による浮動少数点乗算方弐を
示す図であり、第３図は第２図における浮動少数点乗算
過程を例示する図である。なお、全図を通じて同一符号
は同一対象物を示す。

第２図においては、フラグレジスタ６およびゲート７が
、転送回路１００を構成している。

また第３図においては、クロック信号ＣＫの周期Ｔは、
乗算回路３の浮動少数点乗算時間Ｔ１、或いは出力レジ
スタ５の変換時間Ｔ２を下回らぬ様に設定されている。

第２図および第３図において、入力レジスタｌおよび２
に、それぞれ第５図に示す浮動少数点形成を有する数Ａ
１およびＢ１がクロック信号ＣＫ１に同期して蓄積され
ると、乗算回路３は前述と同様に数ＡおよびＢに対して
浮動少数点乗算を施し、ノーマル状態の積Ｃ１と、論理
“０”に設定されたアンダフローフラグＵ１とを出力す
る。

積Ｃ１およびアンダフローフラグＵ１は、クロック信号
ＣＫ２に同期してそれぞれ出力レジスタ５およびフラグ
レジスタ６に蓄積され、外部に出力される。

外部においては、アンダフローフラグＵｌが論理“０”
に設定されていることがら積Ｃ１がノーマル状態にある
と判定し、積Ｃ１を用いた処理を直ちに実行する。

なおアンダフローフラグＵ１が論理“Ｏ”に設定されて
いる場合には、ゲート７は遮断状態にある為、出力レジ
スタ５に蓄積された積ＣＩは、変換回路４には入力され
ない。

一方入力レジスタ１および２には、クロック信号ＣＫ２
に同期して次の数Ａ２およびＢ２が蓄積される。

乗算回路３は、前述と同様の過程により数Ａ２およびＢ
２に対して浮動少数点乗算を施し、アンダフロー状態の
積Ｃ２と、論理“１°に設定されたアンダフローフラグ
Ｕ２とを出力する。

積Ｃ２およびアンダフローフラグＵ２は、クロック信号
ＣＫ３に同期して出力レジスタ５およびフラグレジスタ
６に蓄積され、外部に出力される。

外部においては、アンダフローフラグＵ２が論理“１”
に設定されていることから積Ｃ２がアンダフロー状態に
あると判定し、積Ｃ２を用いた処理は中止する。

アンダフローフラグＵ２が論理“１”に設定されいる場
合には、ゲート７は導通状態となり、出力レジスタ５に
蓄積された積Ｃ２は変換回路４に入力される。

変換回路４は、アンダフロー状態にある積Ｃ２を、前述
の如き過程でデノーマル数Ｄ２に変換し、出力する。

デノーマル数Ｄ２は、クロック信号ＣＫ４に同期して出
力レジスタ８に蓄積され、外部に出力される。

外部においては、出力レジスタ８から出力されたデノー
マル数Ｄ２を用いた処理を実行する。

一方入力レジスタｌおよび２には、クロック信号ＣＫ３
に同期して次の数Ａ３およびＢ３が蓄積される。

乗算回路３は、変換回路４が積Ｃ２からデノーマル数Ｄ
２への変換を実施しているのと並行して、前述と同様の
過程により数Ａ３およびＢ３に対して浮動少数点乗算を
施し、積Ｃ３およびアンダフローフラグＵ３を出力する
。

以上の説明から明らかな如く、本実施例によれば、外部
は乗算回路３が浮動少数点乗算を実行すると直ちに乗算
結果（積Ｃ）が得られ、積Ｃがノーマル状態である場合
には直ちに処理に使用可能となる。また積Ｃがアンダフ
ロー状態である場合にも、変換回路４がデノーマル数り
に変換するのと並行して、乗算回路３が次の乗算を実行
する為、浮動少数点乗算時間は大幅に短縮される。

またクロック信号ＣＫの周期Ｔは、乗算回路３の浮動少
数点乗算時間Ｔ１、或いは変換回路４の変換時間Ｔ２を
下回らぬ様に設定することが可能となり、情報処理シス
テムの処理速度が向上する。

また積Ｃがアンダフロー状態とならぬ限り、出力レジス
タ５からは周期Ｔ毎に積Ｃが出力されることとなり、浮
動少数点乗算速度も向上する。

なお、第２図、第３図、第５図（ａ）および第５図（ｂ
ｌはあく迄本発明の一実施例に過ぎず、例えば浮動少数
魚形式は図示されるものに限定されることは無く、他に
幾多の変形が考慮されるが、何れの場合にも本発明の効
果は変わらない。

〔発明の効果〕

以上、本発明によれば、前記情報処理システムにおいて
、積がアンダフロー状態とならぬ限り、乗算時間経過直
後に乗算結果が得られ、また積がアンダフロー状態とな
った場合のみ、更に変換時間経過後にデノーマル数りに
よる結果が得られ、浮動少数点乗算時間が短縮される。

その結果、情報処理システムのクロック信号の周期も、
乗算回路の乗算時間、或いは変換回路の変換時間を下回
らぬ様に設定可能となり、当該情報処理システムの処理
時間が向上する。

【図面の簡単な説明】

第１図は本発明の原理を示す図、第２図は本発明の一実
施例による浮動少数点乗算方式を示す図、第３図は第２
図における浮動少数点乗算過程を例示する図、第４図は
従来ある浮動少数点乗算方式の一例を示す図、第５図（
ａ）は本発明の対象となる浮動少数点表示を例示する図
、第５図（ｂ）は乗算回路内部での演算結果を例示する
図、第６図は第４図における浮動少数点乗算過程を例示
する図である。 図において、１および２は入力レジスタ、３は乗算回路
、４は変換回路、５および８は出力レジスタ、６はフラ
グレジスタ、７はゲート、１００本光明の厘理図 第　１　図 ％２凹ｊ二ちけろ淳會カ・ｊ−数点幸虱算鋒勢り茅　３
　図 輩　ｑ　図 第４（見１ｊが汝／ｌ罎涜衆耳過柱 笛ろ図 （，１）／＄→’ｌ：Ｂｙ３ｈ対み、とＱ′皮博φクホ
巧１に表示（ｂ）支鷺回め飼ｐ７°め演鼾峰 ｇ　夕　霞

Claims (1)

1. 【特許請求の範囲】 浮動少数点演算を行う情報処理システムにおいて、 二つの浮動少数点数（Ａ、Ｂ）を乗算し、積（Ｃ）と、
   該積（Ｃ）がアンダフロー状態となったか否かを示すア
   ンダフローフラグ（Ｕ）とを出力する乗算回路（３）と
   、 アンダフロー状態となった浮動少数点数を、デノーマル
   数（Ｄ）に変換して出力する変換回路（４）と、 前記乗算回路（３）から出力されるアンダフローフラグ
   （Ｕ）がアンダフロー状態を示す場合に、前記乗算回路
   （３）から出力される積（Ｃ）を、前記変換回路（４）
   に入力する転送回路（１００）とを設けることを特徴と
   する浮動少数点乗算方式。