JPS63204589A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63204589A JPS63204589A JP62037050A JP3705087A JPS63204589A JP S63204589 A JPS63204589 A JP S63204589A JP 62037050 A JP62037050 A JP 62037050A JP 3705087 A JP3705087 A JP 3705087A JP S63204589 A JPS63204589 A JP S63204589A
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- drive signal
- sense amplifier
- decoder
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は擬似ワード線を備えた半導体記憶装置に関する
。
。
本発明は擬似ワード線を備えた半導体記憶装置であって
、アドレス信号によって指定されるワード線を第１のデ
コーダと第２のデコーダとで選択し、この第２のデコー
ダを介してワード線にワード線駆動１３号を供給すると
共に、このワード線駆動信号を擬似ワード線に供給し、
ワード線駆動信号の擬似ワード線への伝達時間を測定し
、この伝達時間に応じてセンスアンプ駆動信号をセンス
アンプに供給する様にした半導体記憶装置において、擬
似ワード線に対するワード線駆動信号の供給を第２のデ
コーダを介して行う様にしたことにより、センスアンプ
駆動信号を良好なタイミングでセンスアンプに供給でき
る様にしたものである。
、アドレス信号によって指定されるワード線を第１のデ
コーダと第２のデコーダとで選択し、この第２のデコー
ダを介してワード線にワード線駆動１３号を供給すると
共に、このワード線駆動信号を擬似ワード線に供給し、
ワード線駆動信号の擬似ワード線への伝達時間を測定し
、この伝達時間に応じてセンスアンプ駆動信号をセンス
アンプに供給する様にした半導体記憶装置において、擬
似ワード線に対するワード線駆動信号の供給を第２のデ
コーダを介して行う様にしたことにより、センスアンプ
駆動信号を良好なタイミングでセンスアンプに供給でき
る様にしたものである。
従来、擬似ワード線を備えた半導体記憶装置、例えばグ
イナミソク・ランダム・アクセス・メモリ （以下、Ｄ
ＲＡＭという）として第３図にその要部を示す様なもの
が提案されている。
イナミソク・ランダム・アクセス・メモリ （以下、Ｄ
ＲＡＭという）として第３図にその要部を示す様なもの
が提案されている。
このＤＲＡＭは、第１のデコーダを構成する行デコ−ダ
ｆｉ＋と第２のデコーダを構成する２ビツトデコーダ（
２）とトランスファゲート部（３）とを設け、Ｎビット
の行アドレス信号へ。、Ａ１．・・・八〇によって指定
されるワード線をこれら行デコーダｆｌｌと２ビツトデ
コーダ（２）とトランスファゲート部（３）とで選択し
、２ビツトデコーダ（２）を介してこの選択されたワー
ド線にワード線駆動信号を供給する様に構成されたもの
である。
ｆｉ＋と第２のデコーダを構成する２ビツトデコーダ（
２）とトランスファゲート部（３）とを設け、Ｎビット
の行アドレス信号へ。、Ａ１．・・・八〇によって指定
されるワード線をこれら行デコーダｆｌｌと２ビツトデ
コーダ（２）とトランスファゲート部（３）とで選択し
、２ビツトデコーダ（２）を介してこの選択されたワー
ド線にワード線駆動信号を供給する様に構成されたもの
である。
即ち、このＤＲＡＭにおいては、行アドレス信号Ａ６＋
へ１．・・・Ａ、のうち下位の２ビツトを除く行アドレ
ス信号Ａ、、 Ａ、、・・・ＡＮ−！については、これ
を行アドレス信号入力端子（１八。）（ＩＡＩ）・・・
（ｔＡＨ−ｘ）を介して行デコーダｆｌｌに供給し、こ
の行デコーダ（１）において、トランスファゲート部（
３）に供給するゲート信号を形成し、このゲート信号を
出力端子（ＩＢｏ）（ＩＢ＋）・・・（ＩＢＭ）を介し
てトランファゲート部（３）に供給し得る様になされて
いる。
へ１．・・・Ａ、のうち下位の２ビツトを除く行アドレ
ス信号Ａ、、 Ａ、、・・・ＡＮ−！については、これ
を行アドレス信号入力端子（１八。）（ＩＡＩ）・・・
（ｔＡＨ−ｘ）を介して行デコーダｆｌｌに供給し、こ
の行デコーダ（１）において、トランスファゲート部（
３）に供給するゲート信号を形成し、このゲート信号を
出力端子（ＩＢｏ）（ＩＢ＋）・・・（ＩＢＭ）を介し
てトランファゲート部（３）に供給し得る様になされて
いる。
また行アドレス信号ＡＩ＋ ＡＩ＋・・・Ａｓのうち下
位の２ビツトの行アドレス信号へＮ−１，八〇について
は、これを行アドレス信号入力端子（ＩＡｗ−＋）（Ｉ
Ａｓ）を介して２ビツトデコーダ（２）に供給する様に
なされている。ここに、この２ビツトデコーダ（２）は
、行アドレス信号ＡＮ−１，Ａ、ｌに基いてワード線駆
動信号発生回路（４）において発生される第５図Ａに示
すワード線駆動信号九をその出力端子（２八。）、（２
Ａ ｌ ）、（２Ａ Ｚ）又は（２八、）に出力し得る
様になされている。
位の２ビツトの行アドレス信号へＮ−１，八〇について
は、これを行アドレス信号入力端子（ＩＡｗ−＋）（Ｉ
Ａｓ）を介して２ビツトデコーダ（２）に供給する様に
なされている。ここに、この２ビツトデコーダ（２）は
、行アドレス信号ＡＮ−１，Ａ、ｌに基いてワード線駆
動信号発生回路（４）において発生される第５図Ａに示
すワード線駆動信号九をその出力端子（２八。）、（２
Ａ ｌ ）、（２Ａ Ｚ）又は（２八、）に出力し得る
様になされている。
またトランスファゲート部（３）は、第４図に示す様に
、行デコーダ（１１の出力端子（ＩＢＯ） （ＩＢ、）
・・・（Ｉ ＢＭ）と同数のゲート回路部（５Ｇｏ）
（５Ｇ＋）・・・（５Ｇ＋りを設けることによって構成
されている。この場合、これらゲート回路部（５Ｇｏ）
（５Ｇ＋）・・・（５ＧＭ）は夫々４個のゲート回路
（５ＧｏＡ） （５Ｇｏｎ） （５ＧＯＣ） （５Ｇ６
０） 、 （５ＣＩ Ａ）（５Ｇ １ｇ） （５Ｇ ＋
ｃ） （５Ｇ ｌｏ） −（５ＣＭＡ） （５ＣＭＢ
） （５０ＭＣ） （５Ｇ）１０）から構成されており
、これら４個のゲート回路（５ＧａＡ） （５Ｇ１１１
） （５Ｇｏｃ） （５にａ１１） 、 （５ＣＩ Ａ
） （５Ｇ ｌ Ｂ） （５Ｇ Ｉ Ｃ）（５ＧＩＯ）
・・・（５ＣＭＡ） （５ＣＭＢ） （５ＣＭＣ） （
５ＣＨＤ）の夫々の制御端子（６Ｇ１１Ａ） （６Ｇ＠
ｌ） （６ＧＯＣ） （６Ｇｏｏ） 、（６ＣＩＡ）
（６Ｇ１１）（６Ｇ＋ｃ ） （６ＧＩｎ）・・’ （
６ＧＩＩＡ） （６ＣＭＩ） （６Ｇ１１Ｃ） （６Ｇ
ＨＤ）は共通接続されて行デコーダ（１）の出力端子（
ＩＢＯ）（ＩＢ＋）・・・（ＩＢ）ｌ）に接続されてい
る。また、ゲート回路部（５ｃ＋） （５Ｇ＋）・・・
（５ＧＭ）の第１番目のゲート回路（５ＣＩＡ） （５
ＣＩＡ）・・・（ＳＧＭＡ）の入力端子（７Ｇ＊Ａ）（
７ｃ ｌ Ａ）・・・（７１，ｔＡ） 、第２番目のゲ
ート回路（５Ｃ＋ｍ）（５Ｇ、ｌ）・・・（５Ｇ□）の
入力端子（７Ｃａｍ）（７Ｇ＋＊）・・・（７Ｇ□）、
第３番目のゲート回路（５ｈｃ）（５Ｇ＋ｃ）・・・（
５ＣＭｃ）の入力端子（７Ｇ＋ｃ） （７Ｇ＋ｃ） ”
’ （７ＣＭＣ）及び第４番目のゲート回路（５ｈ＋＋
） （５Ｇ＋＋＋）・・・（５Ｇ、、）の入力端子（７
Ｇｏｎ） （７ＧＩｎ） ・” （７ＣＭ１１）は夫々
共通接続され２ピントデコーダの出力端子（２ＡＪ （
２Ａ＋）（２Ｍ及び（２Ａ３）に接続されると共にゲー
ト回路（５ＧＯＡ） （５Ｇｌ１１） ・＝ （５ＧＮ
１１）の出力端子（８ＧｌｌＡ） （８Ｇ＋ＩＩ）・・
・（８Ｇ、ｏ）は夫々メモリセルアレイ部（９）のワー
ド線（１叶。ａ） （１０−６，）・・・（ｌｏｄｇｅ
）に接続されている。
、行デコーダ（１１の出力端子（ＩＢＯ） （ＩＢ、）
・・・（Ｉ ＢＭ）と同数のゲート回路部（５Ｇｏ）
（５Ｇ＋）・・・（５Ｇ＋りを設けることによって構成
されている。この場合、これらゲート回路部（５Ｇｏ）
（５Ｇ＋）・・・（５ＧＭ）は夫々４個のゲート回路
（５ＧｏＡ） （５Ｇｏｎ） （５ＧＯＣ） （５Ｇ６
０） 、 （５ＣＩ Ａ）（５Ｇ １ｇ） （５Ｇ ＋
ｃ） （５Ｇ ｌｏ） −（５ＣＭＡ） （５ＣＭＢ
） （５０ＭＣ） （５Ｇ）１０）から構成されており
、これら４個のゲート回路（５ＧａＡ） （５Ｇ１１１
） （５Ｇｏｃ） （５にａ１１） 、 （５ＣＩ Ａ
） （５Ｇ ｌ Ｂ） （５Ｇ Ｉ Ｃ）（５ＧＩＯ）
・・・（５ＣＭＡ） （５ＣＭＢ） （５ＣＭＣ） （
５ＣＨＤ）の夫々の制御端子（６Ｇ１１Ａ） （６Ｇ＠
ｌ） （６ＧＯＣ） （６Ｇｏｏ） 、（６ＣＩＡ）
（６Ｇ１１）（６Ｇ＋ｃ ） （６ＧＩｎ）・・’ （
６ＧＩＩＡ） （６ＣＭＩ） （６Ｇ１１Ｃ） （６Ｇ
ＨＤ）は共通接続されて行デコーダ（１）の出力端子（
ＩＢＯ）（ＩＢ＋）・・・（ＩＢ）ｌ）に接続されてい
る。また、ゲート回路部（５ｃ＋） （５Ｇ＋）・・・
（５ＧＭ）の第１番目のゲート回路（５ＣＩＡ） （５
ＣＩＡ）・・・（ＳＧＭＡ）の入力端子（７Ｇ＊Ａ）（
７ｃ ｌ Ａ）・・・（７１，ｔＡ） 、第２番目のゲ
ート回路（５Ｃ＋ｍ）（５Ｇ、ｌ）・・・（５Ｇ□）の
入力端子（７Ｃａｍ）（７Ｇ＋＊）・・・（７Ｇ□）、
第３番目のゲート回路（５ｈｃ）（５Ｇ＋ｃ）・・・（
５ＣＭｃ）の入力端子（７Ｇ＋ｃ） （７Ｇ＋ｃ） ”
’ （７ＣＭＣ）及び第４番目のゲート回路（５ｈ＋＋
） （５Ｇ＋＋＋）・・・（５Ｇ、、）の入力端子（７
Ｇｏｎ） （７ＧＩｎ） ・” （７ＣＭ１１）は夫々
共通接続され２ピントデコーダの出力端子（２ＡＪ （
２Ａ＋）（２Ｍ及び（２Ａ３）に接続されると共にゲー
ト回路（５ＧＯＡ） （５Ｇｌ１１） ・＝ （５ＧＮ
１１）の出力端子（８ＧｌｌＡ） （８Ｇ＋ＩＩ）・・
・（８Ｇ、ｏ）は夫々メモリセルアレイ部（９）のワー
ド線（１叶。ａ） （１０−６，）・・・（ｌｏｄｇｅ
）に接続されている。
ここにゲート回路（５Ｇｏａ） （５Ｃｏｍ）・・・（
５ＧＮ１１）はすべて同一の構成とされており、これを
例えばゲート回路（５ＧＯＡ）について説明すると、ｐ
チャネル絶縁ゲート型電界効果トランジスタ（以下、ｐ
ＭｏｓＦＥＴという）ａυ及びｎチャネル絶縁ゲート型
電界効果トランジスタ（以下、ｎＭＯｓ ＦＥＴという
）亜のゲート電極を共通接続してこれを制御端子（６Ｇ
ＩｌＡ）に接続し、９ＭＯ５ＦＥＴＱυのソース電極を
入力端子（７ＧＯＡ）に接続し、ｎＭＯｓ ＦＥＴＯ３
のソース電極を接地し、ｐＭＯｓ ＦＥＴＱＩ）のドレ
イン電極とｎＭＯｓ ＦＥＴ （Ｌｍのドレイン電極
とを共通接続してこれを出力端子（８ＧＯＡ）及び後述
するフローティング防止用のｎＭＯ５ＦＩＥＴ Ｏ’Ｊ
のドレイン電極に接続し、ｎＭＯｓ ＦＥＴ ０３）
のソース電極を接地し、ｎＭＯｓ ＦＥＴ０ｍのゲート
電極を後述する所定の制御信号が供給される端子α０に
接続することによって構成されている。
５ＧＮ１１）はすべて同一の構成とされており、これを
例えばゲート回路（５ＧＯＡ）について説明すると、ｐ
チャネル絶縁ゲート型電界効果トランジスタ（以下、ｐ
ＭｏｓＦＥＴという）ａυ及びｎチャネル絶縁ゲート型
電界効果トランジスタ（以下、ｎＭＯｓ ＦＥＴという
）亜のゲート電極を共通接続してこれを制御端子（６Ｇ
ＩｌＡ）に接続し、９ＭＯ５ＦＥＴＱυのソース電極を
入力端子（７ＧＯＡ）に接続し、ｎＭＯｓ ＦＥＴＯ３
のソース電極を接地し、ｐＭＯｓ ＦＥＴＱＩ）のドレ
イン電極とｎＭＯｓ ＦＥＴ （Ｌｍのドレイン電極
とを共通接続してこれを出力端子（８ＧＯＡ）及び後述
するフローティング防止用のｎＭＯ５ＦＩＥＴ Ｏ’Ｊ
のドレイン電極に接続し、ｎＭＯｓ ＦＥＴ ０３）
のソース電極を接地し、ｎＭＯｓ ＦＥＴ０ｍのゲート
電極を後述する所定の制御信号が供給される端子α０に
接続することによって構成されている。
斯るＤＲＡＭにおいては、行アドレス信号ＡＯ＋＾、。
・・−ＡＮによって例えばワード線（１０−０Ａ）が指
定されると、行デコーダｆｌ＋は出力端子（ＩＲｏ）に
ローレベル電圧を出力すると共にその他の出力端子（Ｉ
Ｂ＋）・・・（ＩＢＭ）にはハイレベル電圧を出力する
。この場合、ゲート回路（５Ｇｏａ）の９ＭＯ５ＦＥＴ
Ｑυ及びゲート回路（５Ｇｏｓ） （５Ｇｏｃ） （５
Ｇ、。）の夫々の９ＭＯ３ＦＥＴ（図示せず）がオン状
態となるので、これらゲート回路（５ＧｆＩＡ） （５
Ｇ６１） （５Ｇｏｃ）及び（５Ｇｏｎ）のみがオン状
態となり、その他のゲート回路（５に ｌ Ａ）（５Ｇ
＋ｓ）・・・（５Ｇ、。）はオフ状態となる。また、こ
の場合、２ビツトデコーダ（２）は出力端子（２Ａ＋＋
）にのみワード線駆動信号具を出力し、このワード線駆
動信号Ｓ１．ｌはゲート回路部（５ＧＯ） （５Ｇ＋）
・・・（５ＧＭ）の第１番目のゲート回路（５ＧｏＡ）
（５Ｇ＋ａ）・・・（５Ｇ、４Ａ）に供給される。し
かし、この場合、ゲート回路（５ＧｏＡ） （５ＣＩＡ
）・・・（５Ｇ１４Ａ）のうちオン状態となっているゲ
ート回路は（５ＧＯＡ ＞ のみであるから、ワード線
駆動信号具はこのゲート回路（５Ｇ６＾）を介してワー
ド線ｔｃＭＯＡに供給される。ここにゲート回路部（５
Ｇｏ）のゲート回路（５Ｇｏ＊） （５Ｇｏｃ ）及び
（５Ｇｏａ）については、オン状態とされるが、ワード
線駆動信号具の供給を受けないので、これらのゲート回
路（５Ｇ＋１ｍ） （５Ｇ＠Ｃ）及び（５ＧＯ＋１）の
ｐ門０ＳＦＩＥＴが所謂フローティング状態となり、誤
動作を引き起こすおそれがある。このため、このＤＲＡ
Ｍにおいては、この場合、ゲート回路（５ＧｌｌＡ）の
フローティング防止用のｎＭＯ３Ｆ［！ＴＱ１のゲート
電極にローレベル電圧を供給し、このｎＭＯ５ＦＥＴ（
ｌをオフ状態とすると共にゲート回路（５Ｇｏｇ） （
５Ｇｏｃ）及び（５ｃａｎ）のフローティング防止用の
ｎＭＯ３ＰＵＴのゲート電極にハイレベル電圧を供給し
て、ゲート回路（５Ｇｏｓ） （５Ｇ＋＋ｃ）及び（５
Ｇｏｏ）のフローティング防止用のｎＭＯ３１４Ｔをオ
ン状態となし、スイッチング用のｐＭＯ３ｌ’［！Ｔの
ドレインｆｔ極をこのフローティング防止用のｎＭＯ３
Ｆ［！Ｔを介して接地し、フローティング状態を回避す
る様になしている。尚、この様に行デコーダ（１）、２
ビツトデコーダ（２）及びトランスファゲート部（３）
が設けられる理由は、ＤＲＡＭの微細化に伴ってワード
線間の距離が短かくなり、従来の様に行デコーダを形成
することがでなくなったためである。
定されると、行デコーダｆｌ＋は出力端子（ＩＲｏ）に
ローレベル電圧を出力すると共にその他の出力端子（Ｉ
Ｂ＋）・・・（ＩＢＭ）にはハイレベル電圧を出力する
。この場合、ゲート回路（５Ｇｏａ）の９ＭＯ５ＦＥＴ
Ｑυ及びゲート回路（５Ｇｏｓ） （５Ｇｏｃ） （５
Ｇ、。）の夫々の９ＭＯ３ＦＥＴ（図示せず）がオン状
態となるので、これらゲート回路（５ＧｆＩＡ） （５
Ｇ６１） （５Ｇｏｃ）及び（５Ｇｏｎ）のみがオン状
態となり、その他のゲート回路（５に ｌ Ａ）（５Ｇ
＋ｓ）・・・（５Ｇ、。）はオフ状態となる。また、こ
の場合、２ビツトデコーダ（２）は出力端子（２Ａ＋＋
）にのみワード線駆動信号具を出力し、このワード線駆
動信号Ｓ１．ｌはゲート回路部（５ＧＯ） （５Ｇ＋）
・・・（５ＧＭ）の第１番目のゲート回路（５ＧｏＡ）
（５Ｇ＋ａ）・・・（５Ｇ、４Ａ）に供給される。し
かし、この場合、ゲート回路（５ＧｏＡ） （５ＣＩＡ
）・・・（５Ｇ１４Ａ）のうちオン状態となっているゲ
ート回路は（５ＧＯＡ ＞ のみであるから、ワード線
駆動信号具はこのゲート回路（５Ｇ６＾）を介してワー
ド線ｔｃＭＯＡに供給される。ここにゲート回路部（５
Ｇｏ）のゲート回路（５Ｇｏ＊） （５Ｇｏｃ ）及び
（５Ｇｏａ）については、オン状態とされるが、ワード
線駆動信号具の供給を受けないので、これらのゲート回
路（５Ｇ＋１ｍ） （５Ｇ＠Ｃ）及び（５ＧＯ＋１）の
ｐ門０ＳＦＩＥＴが所謂フローティング状態となり、誤
動作を引き起こすおそれがある。このため、このＤＲＡ
Ｍにおいては、この場合、ゲート回路（５ＧｌｌＡ）の
フローティング防止用のｎＭＯ３Ｆ［！ＴＱ１のゲート
電極にローレベル電圧を供給し、このｎＭＯ５ＦＥＴ（
ｌをオフ状態とすると共にゲート回路（５Ｇｏｇ） （
５Ｇｏｃ）及び（５ｃａｎ）のフローティング防止用の
ｎＭＯ３ＰＵＴのゲート電極にハイレベル電圧を供給し
て、ゲート回路（５Ｇｏｓ） （５Ｇ＋＋ｃ）及び（５
Ｇｏｏ）のフローティング防止用のｎＭＯ３１４Ｔをオ
ン状態となし、スイッチング用のｐＭＯ３ｌ’［！Ｔの
ドレインｆｔ極をこのフローティング防止用のｎＭＯ３
Ｆ［！Ｔを介して接地し、フローティング状態を回避す
る様になしている。尚、この様に行デコーダ（１）、２
ビツトデコーダ（２）及びトランスファゲート部（３）
が設けられる理由は、ＤＲＡＭの微細化に伴ってワード
線間の距離が短かくなり、従来の様に行デコーダを形成
することがでなくなったためである。
この様にしてこのＤＲＡＭにおいては、ワード線が選択
されるが、また同時に列アドレス信号入力端子（１５８
０） （１５Ｂ、） ・（１５Ｂｓ）を介して列デコー
ダＱＳＩに供給される列アドレス信号Ｂｏ、Ｂ＋ ・・
・ＢＮに基いてビット線が選択され、選択されたワード
線と選択されたビット線とに接続されたメモリセルから
情報信号が読み出され、この情報信号がセンスアンプＯ
ＦＡによって増幅され、出力バッファ回路Ｇηを介して
出力端子ＯＩに出力される。この場合、センスアンプ０
［９はセンスアンプ駆動信号発生回路Ｑｌから供給され
る第５図Ｃに示すセンスアンプ駆動信号Ｓ、に基いて動
作する様になされている。
されるが、また同時に列アドレス信号入力端子（１５８
０） （１５Ｂ、） ・（１５Ｂｓ）を介して列デコー
ダＱＳＩに供給される列アドレス信号Ｂｏ、Ｂ＋ ・・
・ＢＮに基いてビット線が選択され、選択されたワード
線と選択されたビット線とに接続されたメモリセルから
情報信号が読み出され、この情報信号がセンスアンプＯ
ＦＡによって増幅され、出力バッファ回路Ｇηを介して
出力端子ＯＩに出力される。この場合、センスアンプ０
［９はセンスアンプ駆動信号発生回路Ｑｌから供給され
る第５図Ｃに示すセンスアンプ駆動信号Ｓ、に基いて動
作する様になされている。
また斯るＤＲＡＭにおいては、ワード線駆動信号発生回
路Ｏ１から、第５図Ａに示す様な端部を急峻とするワー
ド線駆動信号Ｓ。が発生され、これがワード線（１０Ｗ
ｏａ） （ＩＯＷｏｓ） −（１０讐ＭＤ）に供給され
るが、ワード線（１０１１゜Ａ） （１０−０１）・・
・＜１０Ｗ１４ｏ）の電圧は、ワード線（１０Ｗｏａ）
（１０１１ａｍ）・・・（１０ｋ。）の有する容量等
に起因して、第５図Ｂに示す様に有限の時間ｔをもって
立ち上がることになる。ここにセンスアンプＱｅに対す
るセンスアンプ駆動信号Ｓ。
路Ｏ１から、第５図Ａに示す様な端部を急峻とするワー
ド線駆動信号Ｓ。が発生され、これがワード線（１０Ｗ
ｏａ） （ＩＯＷｏｓ） −（１０讐ＭＤ）に供給され
るが、ワード線（１０１１゜Ａ） （１０−０１）・・
・＜１０Ｗ１４ｏ）の電圧は、ワード線（１０Ｗｏａ）
（１０１１ａｍ）・・・（１０ｋ。）の有する容量等
に起因して、第５図Ｂに示す様に有限の時間ｔをもって
立ち上がることになる。ここにセンスアンプＱｅに対す
るセンスアンプ駆動信号Ｓ。
の供給は、第５図Ｃに示す様にワード線（１０−０Ａ）
（ＩＯＬｓ）・・・（１０ａＭｐ）の電圧が完全にハイ
レベル電圧シイになった時点において行うのが理想的で
あって、第５図りに示す様にこの時点よりも遅延させる
と所３ηアクセスタイムが大きくなってしまうという不
都合があり、また第５図Ｅに示す様にワード線がハイレ
ベル電圧になるよりも早く供給すると誤動作を招来する
という不都合がある。
（ＩＯＬｓ）・・・（１０ａＭｐ）の電圧が完全にハイ
レベル電圧シイになった時点において行うのが理想的で
あって、第５図りに示す様にこの時点よりも遅延させる
と所３ηアクセスタイムが大きくなってしまうという不
都合があり、また第５図Ｅに示す様にワード線がハイレ
ベル電圧になるよりも早く供給すると誤動作を招来する
という不都合がある。
このため、断る従来のＤＲＡ−においては、第３図に示
す様に、ワード線（１０−０ａ） （１０−０ｌｌ）・
・・（１０ｗｓＩ＋）とは別個に、このワード線（１０
Ｗｏａ） （１（Ｖ。Ｓ）・・・（ｌｆｌｌｘｏ）と同
一の長さを有する擬似ワード線（２）を設け、ワード線
駆動信号発生回路（４）の出力側をドライバー回路（２
１）を介して擬似ワード綿Ｑ匂の一端に接続すると共に
、この擬似ワードｖＡＱΦの他端をセンスアンプ駆動信
号発生回路０１のワード線電圧測定端子（１９Ａ）に接
続し、ワード線駆動信号発生回路（４）において発生さ
れるワード線駆動信号Ｓ。
す様に、ワード線（１０−０ａ） （１０−０ｌｌ）・
・・（１０ｗｓＩ＋）とは別個に、このワード線（１０
Ｗｏａ） （１（Ｖ。Ｓ）・・・（ｌｆｌｌｘｏ）と同
一の長さを有する擬似ワード線（２）を設け、ワード線
駆動信号発生回路（４）の出力側をドライバー回路（２
１）を介して擬似ワード綿Ｑ匂の一端に接続すると共に
、この擬似ワードｖＡＱΦの他端をセンスアンプ駆動信
号発生回路０１のワード線電圧測定端子（１９Ａ）に接
続し、ワード線駆動信号発生回路（４）において発生さ
れるワード線駆動信号Ｓ。
を２ビツトデコーダ（２）を介してワード線（１０讐。
Ａ）又は（１０讐ｏｍ） ・”（１０Ｌ＋ｃ）又は（１
０Ｌｏ）に供給すると共にドライバー回路（２１）を介
して擬似ワード線ＱＩに供給し、センスアンプ駆動信号
発生回路０ωにおいて、擬似ワード線Ｌ２匂の電圧変化
を測定し、この擬似ワード線（２Φの電圧が完全にハイ
レベル電圧ｖｏに達した時点でセンスアンプ駆動信号Ｓ
、をセンスアンプＱＩＯに供給する様にしている。
０Ｌｏ）に供給すると共にドライバー回路（２１）を介
して擬似ワード線ＱＩに供給し、センスアンプ駆動信号
発生回路０ωにおいて、擬似ワード線Ｌ２匂の電圧変化
を測定し、この擬似ワード線（２Φの電圧が完全にハイ
レベル電圧ｖｏに達した時点でセンスアンプ駆動信号Ｓ
、をセンスアンプＱＩＯに供給する様にしている。
この様に従来のＤＲＡ？Ｉにおいては、擬似ワード線＋
２１１１が完全にハイレベル電圧ｖＮになった時点をワ
ード線（１０ＬＡ）又は（ＩＯＷＯＩ） ・（ＩＯＷ、
Ｃ）又は（１０Ｌｏ）がハイレベル電圧ＶＨになった時
点と擬制しているが、斯る従来のＤＩＩＡＭにおいては
、ワード線（１０−０Ａ） （１０−０ｌ）・・・（１
（Ｖｓｏ）に対しては２ビツトデコーダ（２）を介して
ワード線駆動信号Ｓ、４を供給し、また、擬似ワード線
（２ωに対してはドライバー回路（２１）を介してワー
ド線駆動信号Ｓｗを供給する様にしているので、擬似ワ
ード＊ａｍがハイレベル電圧Ｖ、になる時点とワード線
（１０−０Ａ） （１０−０，）・・・（ＩＯＷＭＤ）
がハイレベル電圧ｖＨになる時点とに差が生じてしまい
、センスアンプ駆動信号Ｓ、を良好なタイミングでセン
スアンプＱｌに供給することができない場合があるとい
う不都合があった。
２１１１が完全にハイレベル電圧ｖＮになった時点をワ
ード線（１０ＬＡ）又は（ＩＯＷＯＩ） ・（ＩＯＷ、
Ｃ）又は（１０Ｌｏ）がハイレベル電圧ＶＨになった時
点と擬制しているが、斯る従来のＤＩＩＡＭにおいては
、ワード線（１０−０Ａ） （１０−０ｌ）・・・（１
（Ｖｓｏ）に対しては２ビツトデコーダ（２）を介して
ワード線駆動信号Ｓ、４を供給し、また、擬似ワード線
（２ωに対してはドライバー回路（２１）を介してワー
ド線駆動信号Ｓｗを供給する様にしているので、擬似ワ
ード＊ａｍがハイレベル電圧Ｖ、になる時点とワード線
（１０−０Ａ） （１０−０，）・・・（ＩＯＷＭＤ）
がハイレベル電圧ｖＨになる時点とに差が生じてしまい
、センスアンプ駆動信号Ｓ、を良好なタイミングでセン
スアンプＱｌに供給することができない場合があるとい
う不都合があった。
そこで、また、断る従来のＤＲＡＭにおいては、センス
アンプ駆動信号Ｓ、を良好なタイミングでセンスアンプ
α樟に供給する様にするために、試作及び評価を操り返
えさなければならないという不都合もあった。尚、トラ
ンスファゲート部（３）はワード線（ＩＯＷＯＡ） （
ｔｏ−０い・・・（１０Ｗ、４゜）の立ち上がり時間に
何等影ツしないことが確認されている。
アンプ駆動信号Ｓ、を良好なタイミングでセンスアンプ
α樟に供給する様にするために、試作及び評価を操り返
えさなければならないという不都合もあった。尚、トラ
ンスファゲート部（３）はワード線（ＩＯＷＯＡ） （
ｔｏ−０い・・・（１０Ｗ、４゜）の立ち上がり時間に
何等影ツしないことが確認されている。
本発明は、斯る点に鑑み、センスアンプ駆動信号を良好
なタイミングでセンスアンプに供給し得る様にした半導
体記憶装置を提供することを目的とする。
なタイミングでセンスアンプに供給し得る様にした半導
体記憶装置を提供することを目的とする。
本発明に依る半導体記憶装置は、第１図及び第２図に示
す様に、アドレス信号Ａｏ＋Ｉｌ＋＋・・・＾８によっ
て指定されるワード線（１０−０Ａ）又は（１０Ｗｏｍ
）−（１０Ｗｓｃ）又は（１０Ｌ＋ｏ）を第１のデコー
ダｆｉｌと第２のデコーダ（２）とで選択し、この第２
のデコーダ（２）を介してワード線（１叶。Ａ）又は（
ＩＯＷＯＩ）・・・（ＩＯＷＨゎ）又は（ＩＯＩＩＭＯ
）にワード線駆動信号類を供給すると共にこのワード線
駆動信号類を擬似ワード線（２２八。）又は（２２Ａ、
）又は（２２＾２）又は（２２八、）に供給し、このワ
ード線駆動信号Ｓ。の擬似ワード線（２２ＡＯ）又は（
２２Ａ、）又は（２２＾２）又は（２２Ａ、）への伝達
時間を測定し、この伝達時間に応じてセンスアンプ駆動
信号Ｓ、をセンスアンプαＱに供給する様にした半導体
記憶装置において、擬似ワード線（２２Ａ、）又は（２
２八、）又は（２２Ａ２）又は（２２Ａ、）に対するワ
ード線駆動信号Ｓｗの供給を第２のデコーダ（２）を介
して行う様にしたものである。
す様に、アドレス信号Ａｏ＋Ｉｌ＋＋・・・＾８によっ
て指定されるワード線（１０−０Ａ）又は（１０Ｗｏｍ
）−（１０Ｗｓｃ）又は（１０Ｌ＋ｏ）を第１のデコー
ダｆｉｌと第２のデコーダ（２）とで選択し、この第２
のデコーダ（２）を介してワード線（１叶。Ａ）又は（
ＩＯＷＯＩ）・・・（ＩＯＷＨゎ）又は（ＩＯＩＩＭＯ
）にワード線駆動信号類を供給すると共にこのワード線
駆動信号類を擬似ワード線（２２八。）又は（２２Ａ、
）又は（２２＾２）又は（２２八、）に供給し、このワ
ード線駆動信号Ｓ。の擬似ワード線（２２ＡＯ）又は（
２２Ａ、）又は（２２＾２）又は（２２Ａ、）への伝達
時間を測定し、この伝達時間に応じてセンスアンプ駆動
信号Ｓ、をセンスアンプαＱに供給する様にした半導体
記憶装置において、擬似ワード線（２２Ａ、）又は（２
２八、）又は（２２Ａ２）又は（２２Ａ、）に対するワ
ード線駆動信号Ｓｗの供給を第２のデコーダ（２）を介
して行う様にしたものである。
斯る本発明に依れば、擬似ワード線（２２Ａｏ） （２
２ＡＩ）（２２Ａ２） （２２Ａｊ）に対するワード線
駆動信号類の供給は、ワード線（ｌｏｓｅｓ） （ＩＯ
ＷＯＩ）・・・（１０Ｌ＋ｏ）に対するワード線駆動信
号Ｓｗの供給と同様に、第２のデコーダ（２）を介して
行う様になされているので、擬似ワード線（２２＾ａ）
（２２Ａｌ） （２２１１４） （２２ａｓ）に対す
るワード線駆動信号類の伝達時間とワード線（１０−０
Ａ）（１０Ｗｏｅ）・・・（１０Ｗｓｏ）に対するワー
ド線駆動信号類の伝達時間とは一敗する。
２ＡＩ）（２２Ａ２） （２２Ａｊ）に対するワード線
駆動信号類の供給は、ワード線（ｌｏｓｅｓ） （ＩＯ
ＷＯＩ）・・・（１０Ｌ＋ｏ）に対するワード線駆動信
号Ｓｗの供給と同様に、第２のデコーダ（２）を介して
行う様になされているので、擬似ワード線（２２＾ａ）
（２２Ａｌ） （２２１１４） （２２ａｓ）に対す
るワード線駆動信号類の伝達時間とワード線（１０−０
Ａ）（１０Ｗｏｅ）・・・（１０Ｗｓｏ）に対するワー
ド線駆動信号類の伝達時間とは一敗する。
従って、本発明に依れば、センスアンプ駆動信号Ｓ、を
良好なタイミングでセンスアンプαＱに供給することが
できる。
良好なタイミングでセンスアンプαＱに供給することが
できる。
以下、第１図及び°第２図を参照して、本発明半導体記
憶装置の一実施例につき本発明をＤＲＡＭに適用した場
合を例にして説明しよう。尚、この第１図及び第２図に
おいて、第３図及び第４図に対応する部分には同一符号
を付し、その詳細説明は省略する。
憶装置の一実施例につき本発明をＤＲＡＭに適用した場
合を例にして説明しよう。尚、この第１図及び第２図に
おいて、第３図及び第４図に対応する部分には同一符号
を付し、その詳細説明は省略する。
本例においては、第１図及び第２図に示す様に、ワード
線（１０−０ａ） （１０−６，）・・・（１０Ｗｘｏ
）と同一の長さを有する４本の擬似ワード線（２２八、
） （２２Ａ 、 ） （２２八２）及び（２２Ａｓ）
を設け、これら４本の擬似ワード線（２２Ａｏ） （２
２ＡＩ）（２２Ａｉ）及び（２２Ａ３）の一端を夫々２
ビツトデコーダ（２）の出力端子（２Ａ Ｏ） （２Ａ
、 ） （２Ａ り及び（２ｆｈ）に接続すると共に
、これら４木の擬似ワード線（２２Ａｏ） （２２Ａ、
） （２２Ａり及び（２２八。）の他端をセンスアンプ
駆動信号発生回路０ωのワード線電圧測定端子（１９Ａ
、） （１９八＋） （１９八２）及び（１９八２）に
接続する。
線（１０−０ａ） （１０−６，）・・・（１０Ｗｘｏ
）と同一の長さを有する４本の擬似ワード線（２２八、
） （２２Ａ 、 ） （２２八２）及び（２２Ａｓ）
を設け、これら４本の擬似ワード線（２２Ａｏ） （２
２ＡＩ）（２２Ａｉ）及び（２２Ａ３）の一端を夫々２
ビツトデコーダ（２）の出力端子（２Ａ Ｏ） （２Ａ
、 ） （２Ａ り及び（２ｆｈ）に接続すると共に
、これら４木の擬似ワード線（２２Ａｏ） （２２Ａ、
） （２２Ａり及び（２２八。）の他端をセンスアンプ
駆動信号発生回路０ωのワード線電圧測定端子（１９Ａ
、） （１９八＋） （１９八２）及び（１９八２）に
接続する。
この場合、このセンスアンプ駆動信号発生回路θ１にお
いては、ワード線駆動信号類が供給された擬似ワード線
（２２＾。）又は（２２Ａ、）又は（２２Ａ、）又は（
２２Ａ、）を選択し、この選択したワード（２２Ａ、）
又は（２２Ａ、）又は（２２Ａｚ）又は（２２Ａ３）の
電圧変化を測定できる様にし、選択したワード線（２２
Ａ ｏ）又は（２２八、）又は（２２Ａり又は（２２Ａ
３）がハイレベル電圧Ｖ。
いては、ワード線駆動信号類が供給された擬似ワード線
（２２＾。）又は（２２Ａ、）又は（２２Ａ、）又は（
２２Ａ、）を選択し、この選択したワード（２２Ａ、）
又は（２２Ａ、）又は（２２Ａｚ）又は（２２Ａ３）の
電圧変化を測定できる様にし、選択したワード線（２２
Ａ ｏ）又は（２２八、）又は（２２Ａり又は（２２Ａ
３）がハイレベル電圧Ｖ。
になったとき、第５図Ｃに示すセンスアンプ駆動信号Ｓ
、を出力し得る様にする。その他については第３図従来
例と同様に構成する。
、を出力し得る様にする。その他については第３図従来
例と同様に構成する。
この様に構成された本例のＤＲＡ？Ｉにおいても、第３
図従来例と同様に行デコーダ＋１１に供給される行アド
レス信号へ。＋ＡＩ＋・・・＾、及び列デコーダ０！９
に供給される列アドレス信号Ｂｏ＋８＋＋・・・Ｂ８に
基いてワード線及びビット線が選択され、指定されたメ
モリセルに蓄積された情報信号が読み出され、この読み
出された情報信号がセンスアンプＯｌによって増幅され
、出カバソファ回路αＭを介して出力端子Ｏｌに出力さ
れる。
図従来例と同様に行デコーダ＋１１に供給される行アド
レス信号へ。＋ＡＩ＋・・・＾、及び列デコーダ０！９
に供給される列アドレス信号Ｂｏ＋８＋＋・・・Ｂ８に
基いてワード線及びビット線が選択され、指定されたメ
モリセルに蓄積された情報信号が読み出され、この読み
出された情報信号がセンスアンプＯｌによって増幅され
、出カバソファ回路αＭを介して出力端子Ｏｌに出力さ
れる。
ここに本例のＤＲＡＭにおいては、２ビツトデコーダ（
２）の出力端子（２Ａ、、） （２Ａ、） （２＾２）
及び（２１ｈ）に夫々擬似ワード線（２２Ａ ＊＞ （
２２Ａ ｌ ”） （２２Ａ ｔ＞及び（２２Ａ、）を
接続し、擬似ワード線（２２Ａ ｏ） （２２Ａ ＋
） （２２Ａ ｘ）又は（２２Ａ、）に対するワード線
駆動信号Ｓ、の供給を、ワード線（１０ＷｏＡ） （ｌ
ＯＷｏｓ）−（１０Ｌ＋ｏ）に対するワード線駆動信号
Ｓ。の供給と同様に、２ビツトデコーダ（２）を介して
行い、条件を一致させる様になされているので、ワード
線（１０１’１ｏＡ） （１０Ｗｏｍ）＝（１０ｋｂｃ
ｏ）に対するワード線駆動イδ分れの伝達時間、即ちワ
ード線（１０Ｗｏａ） （１０Ｗｏｓ）・・’（ｌＯＷ
ｘｏ）がハイレベル電圧Ｖ。になる時間と、擬似ワード
線（２２Ａ 、） （２２Ａ 、 ） （２２八ｚ）
（２２Ａ３）に対するワード線駆動信号Ｓ。の伝達時間
、即ち擬似ワード線（２２Ａ、）（２２Ａ、） （２２
Ａり （２２Ａｊ）がハイレベル電圧ＶＨニなる時間と
が一致するところとなる。
２）の出力端子（２Ａ、、） （２Ａ、） （２＾２）
及び（２１ｈ）に夫々擬似ワード線（２２Ａ ＊＞ （
２２Ａ ｌ ”） （２２Ａ ｔ＞及び（２２Ａ、）を
接続し、擬似ワード線（２２Ａ ｏ） （２２Ａ ＋
） （２２Ａ ｘ）又は（２２Ａ、）に対するワード線
駆動信号Ｓ、の供給を、ワード線（１０ＷｏＡ） （ｌ
ＯＷｏｓ）−（１０Ｌ＋ｏ）に対するワード線駆動信号
Ｓ。の供給と同様に、２ビツトデコーダ（２）を介して
行い、条件を一致させる様になされているので、ワード
線（１０１’１ｏＡ） （１０Ｗｏｍ）＝（１０ｋｂｃ
ｏ）に対するワード線駆動イδ分れの伝達時間、即ちワ
ード線（１０Ｗｏａ） （１０Ｗｏｓ）・・’（ｌＯＷ
ｘｏ）がハイレベル電圧Ｖ。になる時間と、擬似ワード
線（２２Ａ 、） （２２Ａ 、 ） （２２八ｚ）
（２２Ａ３）に対するワード線駆動信号Ｓ。の伝達時間
、即ち擬似ワード線（２２Ａ、）（２２Ａ、） （２２
Ａり （２２Ａｊ）がハイレベル電圧ＶＨニなる時間と
が一致するところとなる。
従って、本例のＤＲＡＭにおいては、良好なタイミング
で、即ち、ワード線（１（ＶｏＡ） （１０Ｗｏｓ）
”’ （１０Ｗｎｎ）がハイレベル電圧ｖ、ｌになった
時点でセンスアンプ駆動信号Ｓ、をセンスアンプ０６１
に供給することができるという利益がある。
で、即ち、ワード線（１（ＶｏＡ） （１０Ｗｏｓ）
”’ （１０Ｗｎｎ）がハイレベル電圧ｖ、ｌになった
時点でセンスアンプ駆動信号Ｓ、をセンスアンプ０６１
に供給することができるという利益がある。
従って、また本例のＤＲＡＭにおいては、センスアンプ
駆動信号Ｓ、を良好なタイミングでセンスアンプＯｌに
供給し得る様にするために試作及び評価を繰り返えすと
いう作業を不要にすることができるという利益がある。
駆動信号Ｓ、を良好なタイミングでセンスアンプＯｌに
供給し得る様にするために試作及び評価を繰り返えすと
いう作業を不要にすることができるという利益がある。
尚、上述実施例においては、単一のメモリセルアレイ部
（９）を設ける様にした場合について述べたが、本発明
はこの上述実施例に限らず、複数のメモリセルアレイ部
を設ける場合にも適用でき、この場合にも上述同様の作
用効果を得ることができる。
（９）を設ける様にした場合について述べたが、本発明
はこの上述実施例に限らず、複数のメモリセルアレイ部
を設ける場合にも適用でき、この場合にも上述同様の作
用効果を得ることができる。
また上述実施例においては、本発明をＤＲＡＭに適用し
た場合につき述べたが、この代わりに、スタティック・
ランダム・アクセス・メモリ（ＳＲＩＩＭ）やリード・
オンリー・メモリ（ＲＯＭ）にも適用でき、この場合に
も、上述同様の作用効果を得ることができる。
た場合につき述べたが、この代わりに、スタティック・
ランダム・アクセス・メモリ（ＳＲＩＩＭ）やリード・
オンリー・メモリ（ＲＯＭ）にも適用でき、この場合に
も、上述同様の作用効果を得ることができる。
更に本発明は上述実施例に限らず、本発明の要旨を逸脱
することなく、その他種々の構成が取り得ることは勿論
である。
することなく、その他種々の構成が取り得ることは勿論
である。
本発明に依れば、擬似ワード線（２２＾。）（２２Ａ、
）（２２Ａ２） （２２Ａｆｆ）に対するワード線駆動
信号Ｓ。の伝達時間とワード線（ＩＯＷＯＡ） （ＩＯ
ＷＯＩ）−（１０Ｗ、Ｉｎ） ニ対するワード線駆動信
号九の伝達時間とが一致する様になされているので、セ
ンスアンプ駆動信号Ｓ、を良好なタイミングでセンスア
ンプａＱに供給することができるという利益がある。
）（２２Ａ２） （２２Ａｆｆ）に対するワード線駆動
信号Ｓ。の伝達時間とワード線（ＩＯＷＯＡ） （ＩＯ
ＷＯＩ）−（１０Ｗ、Ｉｎ） ニ対するワード線駆動信
号九の伝達時間とが一致する様になされているので、セ
ンスアンプ駆動信号Ｓ、を良好なタイミングでセンスア
ンプａＱに供給することができるという利益がある。
従って、また、本発明に依れば、センスアンプ駆動信号
Ｓ、を良好なタイミングでセンスアンプ０［９に供給し
得る様にするために試作及び評価を繰り返えすという作
業を不要にすることができるという利益がある。
Ｓ、を良好なタイミングでセンスアンプ０［９に供給し
得る様にするために試作及び評価を繰り返えすという作
業を不要にすることができるという利益がある。
第１図は本発明半導体記ｔｅ装笛の一実施例の要部を示
す構成図、第２図は第１図例の説明に供する線図、第３
図は従来の半導体記４ｑ装置の要部を示す構成図、第４
図は第３図例の説明に供給する線図、第５図は本発明の
説明に供する線図である。 （１１は行デコーダ、（２）は２ビツトデコーダ、（３
）はトランスファゲート部、（４）はワード線駆動信号
発生回路、（９）はメモリセルアレイ部、（ＩＯＷ、Ａ
） （１０−０，）・・・（ＩＯＷ。）は夫々ワード線
、ａ！９は列デコーダ、Ｑ［９はセンスアンプ、Ｏｌは
センスアンプ駆動信号発生回路、（２２Ａ、） （２２
Ａ、）（２２Ａり及び（２２Ａｉ）は夫々擬似ワード線
である。
す構成図、第２図は第１図例の説明に供する線図、第３
図は従来の半導体記４ｑ装置の要部を示す構成図、第４
図は第３図例の説明に供給する線図、第５図は本発明の
説明に供する線図である。 （１１は行デコーダ、（２）は２ビツトデコーダ、（３
）はトランスファゲート部、（４）はワード線駆動信号
発生回路、（９）はメモリセルアレイ部、（ＩＯＷ、Ａ
） （１０−０，）・・・（ＩＯＷ。）は夫々ワード線
、ａ！９は列デコーダ、Ｑ［９はセンスアンプ、Ｏｌは
センスアンプ駆動信号発生回路、（２２Ａ、） （２２
Ａ、）（２２Ａり及び（２２Ａｉ）は夫々擬似ワード線
である。
Claims (1)
- アドレス信号によって指定されるワード線を第１のデ
コーダと第２のデコーダとで選択し、該第２のデコーダ
を介して上記ワード線にワード線駆動信号を供給すると
共に、該ワード線駆動信号を擬似ワード線に供給し、上
記ワード線駆動信号の上記擬似ワード線への伝達時間を
測定し、該伝達時間に応じてセンスアンプ駆動信号をセ
ンスアンプに供給する様にした半導体記憶装置において
、上記擬似ワード線に対する上記ワード線駆動信号の供
給を上記第２のデコーダを介して行う様にしたことを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62037050A JP2545825B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62037050A JP2545825B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63204589A true JPS63204589A (ja) | 1988-08-24 |
| JP2545825B2 JP2545825B2 (ja) | 1996-10-23 |
Family
ID=12486752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62037050A Expired - Fee Related JP2545825B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2545825B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975493A (ja) * | 1982-10-25 | 1984-04-28 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS6059588A (ja) * | 1983-09-12 | 1985-04-05 | Hitachi Ltd | 半導体記憶装置 |
| JPS6180592A (ja) * | 1984-09-26 | 1986-04-24 | Hitachi Ltd | 半導体記憶装置 |
-
1987
- 1987-02-20 JP JP62037050A patent/JP2545825B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975493A (ja) * | 1982-10-25 | 1984-04-28 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS6059588A (ja) * | 1983-09-12 | 1985-04-05 | Hitachi Ltd | 半導体記憶装置 |
| JPS6180592A (ja) * | 1984-09-26 | 1986-04-24 | Hitachi Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2545825B2 (ja) | 1996-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |