JPS6320536A

JPS6320536A - 情報処理装置

Info

Publication number: JPS6320536A
Application number: JP61164748A
Authority: JP
Inventors: Hiroshi Matsumoto; 寛松本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-07-15
Filing date: 1986-07-15
Publication date: 1988-01-28
Anticipated expiration: 2011-06-05
Also published as: JP2503984B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はパイプライン化した情報処理装置に関し、特に
複数の命令を並列に実行するパイプライン化した情報処
理装置に関する。

〔従来の技術〕

一般に、高性能を追求した情報処理装置に於ては、独立
した各糧演算器をノにイブライン化し、同種の演算につ
いては、同じ演算器だ対して連続的にオペランドを送シ
込んでノやイグライン処理し。

異なった演算については別の演算器に対して連続的にオ
ペランドを送り込んで並列に処理することが行なわれて
いる。また、各種演算器は、性能向上の為、それぞれ最
も少ないパイプライン段数で実現している。

〔発明が解決しようとする問題点〕

ところが、同一演算器については、・クイシライン処理
の為、演算結果が入力順に順次出力されるが・異なった
演算器からの結果の出力は、各演算器へのオペランドの
投入タイミング、各演算器のパイプライン段数の違いに
ニジ、同一タイミングに競合する可能性がある。演算結
果は一般にソフトウェア可視レジスタ群（以下、演算し
・ゾスタと呼ぶ）の中の−って格納されるが、これは普
通メモリ化されている為、同一タイミングに複数の結果
を格納することはできない。

これを避ける為、各演算器のパイプラインの段数から逆
算して、結果の出力タイミングが競合する場合には、各
演算器へのオペランドの投入タイミング、即ち命令の実
行起＠を適当に遅らせている。命令の実行起動が、与え
られた命令列の順にしか出来ない制御方式を採用して込
る装置では。

ｌ命令の実行起動を遅らせることによシ後続の命令も順
次遅れることになシ、性能の低下を招いている。

〔問題点を解決するための手段〕

本発明の情報処理装置はパイプライン化した機能の異な
る演算器を複数個持り清報処理装置において、各演算に
最低必要な・ｇイブライン段数が異なる場合、各演算器
て対してその後段に装置結果の転送のみを行なう・ぐイ
ゾライン用のレジスタを各演算系ノ？イブラインの段数
が等しくなるように必要な段数だけ付加し、前記付加し
たノ４イデライン用のレジスタの任意のレジスタからも
演算結果を出力出来る切替手段と、全結果出力のうちか
ら１つを選択しようとして同−演算器知於ける演算器出
力及び付加したパイプライン用レジスタ出力の間で競合
する場合には、結果を早く必要とするものがあればこれ
を優先し、さもなければパイプライン用レジスタのよゆ
後段からの出力を優先させる制御手段とを含んで構成さ
れる。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図及び第２図は本発明の一実施例のブロック図及び
その一部詳細図である。第１図に於て。

乗算回路１．加減算回路２．論理演算回路３はそれぞれ
７．各段が１マシンサイクルで動作・するパイプライン
化された演算器であシ、１マシンサイクル毎に異なった
第４ランドの演算をノクイゾライン式に処理することが
出来る。また各演算に必要なオペランドが入力オベラン
ドノクス１００１，１００２で与えられると、それぞれ
７マシンサイクル、４マシンサイクル、２マシンサイク
ル後忙演算結果を出力することが出来る。

加減算回路２及び論理演算回路３のノやイブライン段数
はそれぞれ４段、２段であシ２乗算回路ｌ！多のパイプライン段数１７段であるから、その差分。

つま）３段及び５段分の／ぐイブライン用レジスタ４〜
６，７〜１１が加減算回路２及び論理演算回路３に接続
されている。

切替回路１２は加減算回路２の出力、パイプライン用レ
ジスタ４〜６の出力のうち、いずれかを選択して出力す
る回路であシ、切替回路１３は論理演算回路３の出力、
ツクイブライン用レジスタ７〜１１の出力のうち、いず
れかを選択して出力する回路である。また切替回路１４
は乗算回路１゜切替回路１２．１３の出力のうちいずれ
かを選択して、演算レジスタ１６への書込み・ぐス１０
０３に出力する回路である。

本実施例には乗算回路ｌにはパイプライン用レジスタを
設けていないが、これは説明を簡単にする為であシ、加
減算回路２．論理演算回路３と同様に後段にパイプライ
ン用レジスタを適当な段数だけ設けても良い。この場合
乗算回路に設けたパイプライン用レジスタの段数だけ、
加減算回路。

論理演算回路のパイプライン用レジスタの段数を共に増
やすことになる。

制御回路１５は切替回路１２，１３．１４の選択を制御
する回路である。まず切替回路１４の選択制御は、各演
算回路系の間で結果の出力の競合が発生したときにどの
演算回路系からの出力を優先するかを決めるものであシ
、優先順は乗算回路系、加減算回路系、論理演算回路系
の順である。

これは例えば乗算回路にはツクイブライン用レジスタが
無いので結果が求まった時点ですぐに演算レジスタ１６
に転送しなければ結果が失なわれてしまうので最優先に
するものであシ、以下同様の考え方で演算に最低必要な
パイプライン段数が多込ものをより優先的に巳ている。

次だ切替回路１２の選択制御は、加減算回路系の結果の
最大４ケースの出力の競合がある場合に。

どれを優先するかを決めるものであり、特に結果を早く
出力したいものが無い場合は、優先度はパイプラインの
より後段のものを高くしている。これは例えば最後段の
・卆イゾライン用レジスタ６に結果がある場合は、これ
を優先して演算レジスタ１６に転送しなければ、結果が
失なわれてしまうので最優先にするものであシ、以下同
様の考え方で後段側をよシ優先度を高くしている。また
１％に結果を早く出力したいものがある場合２例えばそ
の結果をオペランドとして使う命令が実行待ちになって
いる場合にはすぐに結果を演算レジスタ１６に格納し、
読み出して実行に入らなければ性能の低下を招くので、
これより後段側のパイプライン用レジスタに別の結果が
まだ演算レジスタ１６に転送されなくて残っている場合
でも、差しつかえない限シこれを追い越して演算レジス
タ１６に格納するという制御を行なっている。切替回路
１３についても切替回路１２と同様である。

フリツノフロップ１０１〜１０７．２０１〜２０７．３
０１〜３０７はそれぞれ乗算回路系。

加減算回路系、論理演算回路系の各パイプラインステー
ジだ有効データが存在することを表わす有効ビットすな
わち有効フラッグを表わすものであシ、これと制御回路
１５の詳細を示すと第２図のようになっている。

第２図は主に加減算回路２に注目して詳細が記されてい
る。加減算回路２にオＲランドが与えられると、・ヤイ
プライン式に演算が進むにつれ、フリップフロップ２０
１，２０２，２０３が順に１１となシ、演算結果が求ま
ると同時にフリップフロラｆ２０４が１”になる。この
時に求まった結果を演算レジスタ１６に転送できる場合
は、転送が行なわれてしまうため、フリップフロップ２
０４は％ｌ”→＠０”になう、フリップフロップ２０５
は１にならずに終了する。他との競合があり優先度が低
くて転送できない場合は、結果をパイプライン用レジス
タ４に入れると同時にフリップ７０ノブ２０４は１１”
→“０″、フリップフロップ２０５は′０ｍ−４″ｌ”
になシ、結果が演算レジスタ１６に転送されずにノ？イ
ブライン用レジスタ４に移ったことを示す。以下ツクイ
ブライン用レジスタ５，６゜フリップフロラｆ２０６，
２０７も同様である。

格納アドレスレジスタ２２１〜２２６は加戒算結果を演
算レジスタ１６に格納する場合の格納アドレスを持ち回
るレジスタであり、オー？ランドアドレスレジスタ２３
１．２３２はそれぞれ今から演算を開始しようとしてい
る命令の２オぜランドの演算レジスタアドレスを保持す
るレジスタで。

現在実行中の命令の結果を待っている場合は実行忙入れ
ずこのレジスタに保持され続けるものである。

オ被ランドアドレスレジスタ２３１．２３２の内容は格
納アドレスレジスタ２２６，２２５゜２２４と比較され
、一致するものがあれば各・ンイブラインステージ対応
に一致信号１６０１，１６０２゜１６０３が”１＃とな
る。これらの信号から優先度変更信号１７０１．１７０
２が作られる。有効ビット２０１〜２０７に対応するノ
Ｊ？イブラインステージをＡ−Ｇと呼ぶと、この論理テ
ーブルは次の様になっている。

つまシＦステージにある演算結果よりり、Ｅステージに
ある結果が早く欲しい場合は、Ｆステージの有効ビット
を抑える信号１７０１を０”にし、Ｅステージにある演
算結果よシロステージにある結果が早く欲しい場合はＥ
ステージの有効ビラトラ抑える信号１７０２を′０＃に
する論理となっている。

切替回路１２の制御は、有効ビットをあられすフリッグ
フロッｆ２０４〜２０７と優先度変更信号１７０１，１
７０２　、加減算回路系の結果を優先して出力できるこ
とを指示する信号１４０２１’ｌ：よって行なわれる。

先ず優先度変更信号１７０１，１７０２か共に“１″の
場合、つまシ便先度変更が無い場合についてみると、信
号１４０２か“１＃であればフリップフロップ２０７．
２０６．２０５．２０４の順に見て例えば最初に１″の
あるフリップフロップが２０６であるとするとこれに対
応するパイプライン用レジスタ５の結果を演算レジスタ
１６に転送するため、　ＡＮＤ’ｌ’−）　２１７〜２
１４０うち対応する椰ゲート２１６の出力信号１２０６
が１１”となり、切替回路１２ではパイプライン用し・
ゾスタ５が選択されて結果の転送が行なわれることにな
る。

信号１４０２が”０′であれば加減算回路系の結果は演
算レジスタ１６に転送できないのでＡＮＤ）ｒ′″−ト
２１７〜２１４のいずれの出力（１２０７〜１２０４）
もＯ”となシ、従って信号１３０６〜１３０４は全て″
１”となるので７リツプフロツプ２０４〜２０６の内容
がそのままフリップフロップ２０５〜２０７に移される
。

次に優先度変更がある場合についてみると５例えばフリ
ップフロップ２０７，２０６，２０５゜２０４のうち２
０６と２０５が”１″であり、格納アドレスレジスタ２
２６の内容とオペランドアドレスレジスタ２３１．２３
２とは一致せず（信号１６０１＝”Ｏ″）、格納アドレ
スレジスタ２２５の内容とオペランドアドレスレジスタ
２３１ｉｕ２３２が一致している（信号１６０２＝“１
”）とすると８次に実行に入ろうとしている命令はＥス
テージにある演算結果を待っている状態であシ、Ｆステ
ージの結果よりも先にＥステージの結果を優先して演算
レジスタ１６に格納した方が待合せ時間が少なくて済む
。この場合、優先度変更信号１７０１＝−”Ｏ＝となる
ことばよって７リツプフロツゾ２０６の出力信号を抑え
、ＡＮＤゲート２１６の出力信号は”Ｏ”、　ＡＮＤダ
ート２１５の出力信号−′１＃となって２．切替回路１
２ではノクイゾライン用レジスタ４が選択され、Ｆステ
ージにある結果よシＥステージにある結果が転送される
ことになる。

この場合追い越されて転送されなかったＦステージ上の
結果はＧステージに移される。

次に切替回路１４の選択制御たついて説明する。

各演算回路系から演算レジスタ１６に転送すべき結果が
１つでも存在することを表わす信号１５０１゜１５０２
．１５０３はそれぞれフリップフロップ１０７の出力、
フリップフロップ２０４〜２０７の出力の論理和、フリ
ップフロップ３０２〜３０７の出力の論理和である。

この３本の信号を入力し、優先順位つまシ乗算回路系、
加減算回路系、論理演算系の順に従って。

乗算回路系の出力を選ぶ信号１４０１　、加減算回路系
の出力を選ぶ信号１４０２．論理演算系の出力全還ぶ信
号１４０３を作成し、これによって切替回路１４の選択
制御を行なっている。

第３図は結果待ちを行なわない場合の高速化の一例を説
明する為の命令列である。■の命令は演意味する。Ｏ−
Ｏについても同様である。

第４−Ａ図は、第３図の命令列に於ける従来の装置、即
ち第１図に於ける・ぐイゾライン用レジスタ４〜１１．
切替回路１２．１３が無い場合の命令実行のタイムチャ
ートである。命令の実行起動がマシンサイクル毎に一１
命令で、与えられた命令列順にのみ行なえる場合、■〜
■の命令について？ｉｌマシンサイクルずれて乗算回路
ｌ、加減算回路２．加減算回路２に演算を指示し、それ
ぞれ７サイクル目、４サイクル目、４サイクル目に演算
結果が求まるので演算レジスタ１６への書込ミハス１０
３には■■■の命令類に結果が得られる。

結果の命令類が変わってもこの場合何ら問題はない。と
ころが■の命令については、タイミング４から実行開始
させたとすると（第４−Ａ図の点線）。

加減算である為４マシンサイクル後のタイミング７で結
果か求まシ、■の命令の結果が求まるタイミングと一致
し、不具合が生じる。従って■の命令の実行開始を１マ
シンサイクル遅らせ、タイミング５から実行させること
によってこれを避けるようにする（第４−Ａ図の実線）
。■の命令についても同様である。こうして７命令を実
行させると、全体で１６マシンサイクルを必要とする。

第４−Ｂ図は第３図の命令列て於ける本発明の装置、即
ち第１図でのタイムチャートである。この場合■〜■の
命令すべてについて、前記の従来の場合とは異なり、演
算結果の競合を気にせず。

１マシンサイクルずれて実行開始させる。タイミング６
で■と■の命令の結果か競合するが、優先順に従って、
■の命令の結果が切替回路１２゜１４で選択され、演算
レジスタ１６に転送される。

■の命令の結果は演算レジスタ１６には転送されず、パ
イプライン用レジスタ７に移される。次にタイミング７
では■と■と■と■の命令の結果が競合するが、優先順
に従って■の命令の結果が切替回路１４で選択され、演
算レジスタ１６に転送される。■の命令の結果は・やイ
ブライン用レジスタ４に移され、■、■の命令の結果は
それぞれパイプライン用レジスタ８，７に移される。次
にタイミング８では■と■と■の命令の結果が競合する
が、優先順に従って■の命令の結果がパイプライン用レ
ジスタ４から切替回路１２．１４を通して演算レジスタ
１６に転送される。■と■の命令の結果はそれぞれパイ
プライン用レジスタ９，８に移される。次にタイミング
９では■と■の命令の結果が競合するが、優先ｊ頂に従
って■の命令の結果が・やイブライン用レジスタ９から
切替回路１３．１４を通して演算レジスタ１６に転送さ
れる。■の命令の結果はパイプライン用しノスタ９に啓
される。タイミング１ｏでは競合なく■の命令の結果が
パイプライン用レジスタ９から切替回路１３．１４を通
して演算レジスタ１６に転送される。■の命令の結果は
タイミング１３で競合なく結果の格納か行なわれ、結果
的には７命令の実行に１３マシンサイクルで済むので、
高速化されることが理解されよう。

尚、・ヤイプラインの長さを同じ長さえ合わせているの
は、ノやイブラインの長さがすべて同じであれば１マシ
ンサイクル毎の入力に対し必ず出力の競合なしに１マシ
ンサイクル毎に出力を得ることが出来るためであシ、単
に転送の為のパイプライン用レジスタの任意の出力から
結果を取シ出す構成にしているのは、競合さえなければ
出来るだけ早く、演算レジスタを更新し、この結果をオ
イランドとして使用する命令が後続の命令の中にあれば
早く実行に移らせるためである。

第５図は結果待ちを行なう場合の一例を説明する為の命
令列である。記述方法は第３図と同様の為、説明は省略
する。

第６−Ａ図は、第５図の命令列に於けるタイムチャート
を優先変更回路が無いと仮定した場合のタイムチャート
であシ、■、■、■の命令は順次タイミング９，１０．
１１で結果の転送が行なわれる。■の命令は■の命令の
結果が演算し・ゾスタ１６へ転送され読み出されて（タ
イミング１２）はじめてタイミング１３から実行開始さ
れる。これに対して９本発明の装置に於ける優先変更回
路【より、第６−Ｂ図のタイムチャートに示すように、
■、■、■の命令の結果の転送はタイミング９でＤステ
ージのアドレス一致信号１６０３が１１ｍ忙なるため■
、■、■の順に行なわれ、■の命令はタイミング１１か
ら実行開始され、高速化が計られているのが理解されよ
う。

〔発明の効果〕

以上説明したように２本発明はパイプライン化した機能
の異なる演算器を複数個持つ情報処理装置に於て、各演
算に最低必要なツクイブライン段数が異なる場合、各演
算器に対してその後段に単に結果の転送のみを行なうパ
イプライン用のレジスタを必要な段数だけ付加すること
によって各演算系パイプラインの段数を等しくシ、付加
したパイプライン用レジスタの任意のレジスタからも演
算結果を出力出来るように構成し、全納果出カのうちか
ら１つを選択しようとして同一演算器に於はル演算器出
力及び付加したパイプライン用レジスタ出力の間で競合
する場合には、結果を早く必要とするものがあればこれ
を優先し、さもなければ／’Ｐイブライン用レジスタの
より後段からの出方を優先させて出力させることによっ
て必要なマシンサイクルを減少し、動作を高速化させる
効果がある。

る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。第２図は第１図の一部全詳細に示した図、第３図。第５図は本発明の詳細な説明する為の命令列例。第４−Ａ図、第４−Ｂ図、第６−Ａ図、第６−Ｂ図は本
発明の詳細な説明する為のタイムチャートである。記号の説明：１・・・乗算回路、２・・・加減算回路。３・・・論理演算回路、４〜１１・・・ノクイゾライン
用しゾスタ、１２〜１４・・・切替回路、１５・・・制
御回路。効７：７／’）、　２１４〜２１　’Ｉ−ＡＮＤ回路、
　７２１〜２２３・・・結果アドレスレジスタ、２２４
〜２２６・・・格納アドレスレジスタ、２３１，２３２
−・・オイランドアドレスレジスタ、２４１・・−比較
器、１００１゜１００２・・・オペランド供給ノ４ス、
１００３・・・結果格納パス、１２０４〜１２０７・・
・選択回路１２に於ける選択信号、１４０１〜１４０３
・・・選択回路１４に於ける選択信号、１５０１・・・
１５０３・・・各演算系に格納すべき結果があることを
示す制御信号、　１６０１−１６０３・・・結果アドレ
ス／片にランドアドレス一致信号。１７０１．１７０２・・・優先度変更信号。范３図ＯＲ３−１’？１ＸＲ２ ■　Ｒ６−Ｒ４すＲ５ ■　Ｒ９−Ｒ’７　＋　Ｒ８ ■　Ｒ１２−Ｒ７０ｆＲＪＩ ■　尺フ５−Ｒ７３・Ｒ１４ ■Ｒ７ε−Ｒ７６・Ｒ７７ＯＲ；２７−　　Ｒ７９・Ｒ２０范４−Ａ図第４−８図第５図 ■　Ｒ＋０３−　ＲＩＯＩ　Ｘ　Ｒ＋０２■　Ｒ１０６
−Ｒ＋０４ＸＲ＋Ｑ５ ■　Ｒ１０９−Ｒ＋０７　十ＲＩ０８ ■　　ＲＩ＋２　−　ＲＩＩＣ１＋ＲＩＩｌ■　尺１＋
５　←ＲＩ＋３十尺１１４第６−Ｂ図

Claims

【特許請求の範囲】

１、パイプライン化した機能の異なる演算器を複数個持
つ情報処理装置に於て、各演算に最低必要なパイプライ
ン段数が異なる場合、各演算器に対してその後段に、単
に結果の転送のみを行なうパイプライン用のレジスタを
各演算系パイプラインの段数が等しくなるように必要な
段数だけ付加し、前記付加したパイプライン用のレジス
タの任意のレジスタからも演算結果を出力出来る切替手
段と、全結果出力のうちから１つを選択しようとして同
一演算器に於ける演算器出力及び付加したパイプライン
用レジスタ出力の間で競合する場合には、結果を早く必
要とするものがあればこれを優先し、さもなければパイ
プライン用レジスタのより後段からの出力を優先させる
制御手段とを含むことを特徴とする情報処理装置。