JPH02239323A - レジスタ論理演算ユニット - Google Patents
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- JPH02239323A JPH02239323A JP2013789A JP1378990A JPH02239323A JP H02239323 A JPH02239323 A JP H02239323A JP 2013789 A JP2013789 A JP 2013789A JP 1378990 A JP1378990 A JP 1378990A JP H02239323 A JPH02239323 A JP H02239323A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は主にデジタル信号処理システムに関し、特に
多重データフォーマットで動作する分離パイプライン構
造を提供するようなシステムに用いられるレジスタ論理
演算ユニットに関する。
多重データフォーマットで動作する分離パイプライン構
造を提供するようなシステムに用いられるレジスタ論理
演算ユニットに関する。
（従来の技術）
改善されたリアルタイムのベクトル及びスカラ演等動作
は、信号処理システムに於いて要求される重要な要素で
ある。しかし、この要求される要素は、信号処理システ
ムのサイズ、重量、出力、冷却容量に関する厳しい物理
的制限が伴う。従来、信号プロセッサの設計者は競合す
るこれら要求の中で妥協せねばならず、設計されるプロ
セッサは、最適なプロセッサではない場合が多くあった
。
は、信号処理システムに於いて要求される重要な要素で
ある。しかし、この要求される要素は、信号処理システ
ムのサイズ、重量、出力、冷却容量に関する厳しい物理
的制限が伴う。従来、信号プロセッサの設計者は競合す
るこれら要求の中で妥協せねばならず、設計されるプロ
セッサは、最適なプロセッサではない場合が多くあった
。
（発明が解決しようとする３８）
従来の信号プロセッサの性能は、約５Ｍヘルツの比較的
低速のシステムクロツクレートによって制限され、又１
６ビット固定点データについての動作に！１１限された
。このような従来のｆｄ号プロセッサに関する固定点動
作制限は、多くの応用分野において重要となった。多く
の信号アルゴリズムは、数学的なコンピュータ処理を必
要とする。この処理は広いダイナミックレンジを有し、
３２ビット浮動点処理を必要とする。
低速のシステムクロツクレートによって制限され、又１
６ビット固定点データについての動作に！１１限された
。このような従来のｆｄ号プロセッサに関する固定点動
作制限は、多くの応用分野において重要となった。多く
の信号アルゴリズムは、数学的なコンピュータ処理を必
要とする。この処理は広いダイナミックレンジを有し、
３２ビット浮動点処理を必要とする。
信号プロセッサの分野での３２ビット処理に関する要求
に対処するために、１６ビット及び３２ビットデータに
基づく固定点及び浮動点コンピュータ処理を実行できる
、演算及びレジスタ論理ユニットについての技術が要求
される。
に対処するために、１６ビット及び３２ビットデータに
基づく固定点及び浮動点コンピュータ処理を実行できる
、演算及びレジスタ論理ユニットについての技術が要求
される。
（課題を解決するための手段）
従来の信号処理に関する制限を打破するために、この発
明は、レジスタ及び論理演算ユニットを提倶する。この
ユニットは多重データフォーマットについて同時に動作
することができる分離パイプライン構造を導入する。こ
のレジスタ及び論Ｊｌ演算ユニットは、データ入力を有
するレジスタクアイルと、複数のデ〜タワードを格納す
ることができる複数のデータ出力を具備する。論理演算
二二ットは、レジスタファイルのデータ出力に接続され
た複数の入力を有し、固定点及び浮動点演算処理を夫々
行う２つのパラレル論理演算ユニットによってデータを
処理する。データワードを受信するための複数のデータ
入力、及びレジスタファイルと論理演算手段に接続され
た出力を有するインターフェース・ロジックは、データ
ワードをレジスタファイルに選択的に転送し格納し、又
は論理演算手段に処理を目的としてデータワードを転送
する。
明は、レジスタ及び論理演算ユニットを提倶する。この
ユニットは多重データフォーマットについて同時に動作
することができる分離パイプライン構造を導入する。こ
のレジスタ及び論Ｊｌ演算ユニットは、データ入力を有
するレジスタクアイルと、複数のデ〜タワードを格納す
ることができる複数のデータ出力を具備する。論理演算
二二ットは、レジスタファイルのデータ出力に接続され
た複数の入力を有し、固定点及び浮動点演算処理を夫々
行う２つのパラレル論理演算ユニットによってデータを
処理する。データワードを受信するための複数のデータ
入力、及びレジスタファイルと論理演算手段に接続され
た出力を有するインターフェース・ロジックは、データ
ワードをレジスタファイルに選択的に転送し格納し、又
は論理演算手段に処理を目的としてデータワードを転送
する。
論理演算ユニットの複数のデータ入力の夫々は、２つの
パラレル論理演算ユニットの１つに各々接続され、入力
データの処理を実行する。データフォーマットは二重１
６ビット固定点、３２ビット固定点、３２ビット浮動点
、及び論理データ処理フォーマットを含む。ポスト（ｐ
ｏｓｔ）処理レジスタは、リミッタ／シフタ（ｓｈｉｆ
ｔｅｒ）レジスタ、レジスタパイプラインの長さを制御
する長さ選択可能４ワードファストイン・ファストアウ
トバッファを含む。
パラレル論理演算ユニットの１つに各々接続され、入力
データの処理を実行する。データフォーマットは二重１
６ビット固定点、３２ビット固定点、３２ビット浮動点
、及び論理データ処理フォーマットを含む。ポスト（ｐ
ｏｓｔ）処理レジスタは、リミッタ／シフタ（ｓｈｉｆ
ｔｅｒ）レジスタ、レジスタパイプラインの長さを制御
する長さ選択可能４ワードファストイン・ファストアウ
トバッファを含む。
レジスタファイルと固定点論理演算ユニットは、選択的
に結合されアキュームレータとして機能することができ
る。この機能によって、２つの３２ビットデータワード
が結合され、２つのレジスタファイルワードより成る６
２とットデータにすることができ、又は１６ビットデー
タワードを３２ビットデータワードにすることができる
。二重１６ビットフォーマットを用いる処理は、様々の
信号処理アルゴリズムが比較的簡単なコードで機能する
ことができる可能オーバーフロ一方式（ｐｏｔｅｎｔｉ
ａｌ ｏｖｅｒｆｌｏｗｓｃｈｅｍｅ）を採用する。
に結合されアキュームレータとして機能することができ
る。この機能によって、２つの３２ビットデータワード
が結合され、２つのレジスタファイルワードより成る６
２とットデータにすることができ、又は１６ビットデー
タワードを３２ビットデータワードにすることができる
。二重１６ビットフォーマットを用いる処理は、様々の
信号処理アルゴリズムが比較的簡単なコードで機能する
ことができる可能オーバーフロ一方式（ｐｏｔｅｎｔｉ
ａｌ ｏｖｅｒｆｌｏｗｓｃｈｅｍｅ）を採用する。
（実施例）
第１図は、この発明のパイプラインによるレジスタ論理
演算ユニット２０を導入する１ｄ号プロセッサ１０のブ
ロック図である。信号ブロセ・ンサ１０は、レジスタ論
理演算ユニット２０の周辺状況を説明すると表現できる
。
演算ユニット２０を導入する１ｄ号プロセッサ１０のブ
ロック図である。信号ブロセ・ンサ１０は、レジスタ論
理演算ユニット２０の周辺状況を説明すると表現できる
。
第１図に示される信号プロセッサ１０は、４つの主要部
分からなり、即ち：Ｉ／Ｏと表現される入出力部、ＣＰ
Ｕと表現される中央処理部、ＡＥＯ及びＡＥＩと表現さ
れる２つの演算要素である。入出力部は、複数の構成可
能な入出力ボートを提供する外部インターフェース部１
１を含む。外部インターフェース部１１は、データパス
１２ａ，１２ｂを介して、データを格納するための２つ
のデータ格納メモリ１３ａ，１３ｂｓ及び２つのマルチ
ブレクサ１４ａ，１４ｂに接続され、及びデータに基づ
き動作する２つのレジスタ論理演算部２０ａ，２０ｂに
接続される。データ格納メモリ１３ａ，１３ｂは、メモ
リ空間を保持するために、所定の一括フォーマットで、
一般に知られるｈ゜法によってデータを格納する。
分からなり、即ち：Ｉ／Ｏと表現される入出力部、ＣＰ
Ｕと表現される中央処理部、ＡＥＯ及びＡＥＩと表現さ
れる２つの演算要素である。入出力部は、複数の構成可
能な入出力ボートを提供する外部インターフェース部１
１を含む。外部インターフェース部１１は、データパス
１２ａ，１２ｂを介して、データを格納するための２つ
のデータ格納メモリ１３ａ，１３ｂｓ及び２つのマルチ
ブレクサ１４ａ，１４ｂに接続され、及びデータに基づ
き動作する２つのレジスタ論理演算部２０ａ，２０ｂに
接続される。データ格納メモリ１３ａ，１３ｂは、メモ
リ空間を保持するために、所定の一括フォーマットで、
一般に知られるｈ゜法によってデータを格納する。
制御コードを格納するために用いるコントロール格納メ
モリ１５は、この発明の原則に従って、コントロール格
納バス１６を介して演算要素コントローラ１７、マルチ
ブレクサ１４ａ．１４ｂ，及びルジスタ論理演算ユニッ
ト２０ａ，２０ｂに接続される。マイクロ格納メモリ１
８は演算要素コントローラ１７に接続され、マイクロコ
ード命令を格納するのに用いられ、このマイクロコード
命令はデータ洛納メモリ１３ａｓｌ．３ｂ，マルチブレ
クサ１４ａ，１４ｂ，及びレジスタ論理演算ユニット２
０ａ，２０ｂによって用いられる。
モリ１５は、この発明の原則に従って、コントロール格
納バス１６を介して演算要素コントローラ１７、マルチ
ブレクサ１４ａ．１４ｂ，及びルジスタ論理演算ユニッ
ト２０ａ，２０ｂに接続される。マイクロ格納メモリ１
８は演算要素コントローラ１７に接続され、マイクロコ
ード命令を格納するのに用いられ、このマイクロコード
命令はデータ洛納メモリ１３ａｓｌ．３ｂ，マルチブレ
クサ１４ａ，１４ｂ，及びレジスタ論理演算ユニット２
０ａ，２０ｂによって用いられる。
この発明は上記信号プロセッサ１０に於けるこの発明の
導入及び構造に関して開示されるが、この発明はこの応
用に限るものではない。この発明は上記プロセッサ以外
の応用に適する独立したプロセッサとして使用すること
ができる。
導入及び構造に関して開示されるが、この発明はこの応
用に限るものではない。この発明は上記プロセッサ以外
の応用に適する独立したプロセッサとして使用すること
ができる。
プロセッサ１０は一般に次のように機能する。
プロセッサ１０によって処理される信号は、外部インタ
ーフェースユニット１１を介して受信され、データ格納
メモリ１３ａ、１３ｂに格納される。
ーフェースユニット１１を介して受信され、データ格納
メモリ１３ａ、１３ｂに格納される。
このプロセッサの演算要素ＡＥＯＳＡＥＩの処理パラメ
ータ、及びどのステップが演算要素によって実行される
かを定義するマイクロコード命令は、マイクロ格納メモ
リ１８に格納される。ユーザーブロクラムは、マイクロ
命令に対するポインタ、コンビュータ処理の間に演算要
素によって使用されるプログラマプルな係数、及び演算
要素からの結果を処理する中間データより構成され、コ
ントロール格納メモリ１５に格納される。演算要素コン
トローラ１７は、マイクロコード命令が実行され、デー
タが処理されるようにするアプリケーションプログラム
を実行する。演算要索ＡＥＯ、ＡＥＩは、パラレルパイ
プラインφプロセッサとして動作し、演算要素コントロ
ーラの制御の下に一般的な方法により、マイクロコード
命令に従ってデータを処理する。
ータ、及びどのステップが演算要素によって実行される
かを定義するマイクロコード命令は、マイクロ格納メモ
リ１８に格納される。ユーザーブロクラムは、マイクロ
命令に対するポインタ、コンビュータ処理の間に演算要
素によって使用されるプログラマプルな係数、及び演算
要素からの結果を処理する中間データより構成され、コ
ントロール格納メモリ１５に格納される。演算要素コン
トローラ１７は、マイクロコード命令が実行され、デー
タが処理されるようにするアプリケーションプログラム
を実行する。演算要索ＡＥＯ、ＡＥＩは、パラレルパイ
プラインφプロセッサとして動作し、演算要素コントロ
ーラの制御の下に一般的な方法により、マイクロコード
命令に従ってデータを処理する。
コントロールパラメータはコントロール格納メモリ１５
からマルチプレクサ１４ａ，１４ｂ及びレジスタ論理演
算ユニット２０ａ，２０ｂに転送され、データ格納メモ
リ１３ａ，１３ｂからのデータは、演算要素コントロー
ラ１７の制御の下に一般的な方法で、演算要，＄ＡＥＯ
、ＡＥＩによって処理される。
からマルチプレクサ１４ａ，１４ｂ及びレジスタ論理演
算ユニット２０ａ，２０ｂに転送され、データ格納メモ
リ１３ａ，１３ｂからのデータは、演算要素コントロー
ラ１７の制御の下に一般的な方法で、演算要，＄ＡＥＯ
、ＡＥＩによって処理される。
この発明のレジスタ論理演算ユニット２０ａの詳細なデ
ータフ口一図は第２ａ図に示される。同図にはレジスタ
論理演算ユニット２０ａに対する複数のデータ入力ライ
ンが示される。この入力ラインはコントロール格納入力
ライン４３０、マルチプライア入力ライン４３１、デー
タ格納入力ライン４３２を杓゛する。コントロール格納
及びデータ格納入力ライン４３０、４３２は、制御及び
データ拳アンパッキング（ｕｎｐａｃｋｉｎｇ）ロジッ
ク４３４、４３６を介して、独立して第１ ３人カマル
チブレクサ４３８に接続される。
ータフ口一図は第２ａ図に示される。同図にはレジスタ
論理演算ユニット２０ａに対する複数のデータ入力ライ
ンが示される。この入力ラインはコントロール格納入力
ライン４３０、マルチプライア入力ライン４３１、デー
タ格納入力ライン４３２を杓゛する。コントロール格納
及びデータ格納入力ライン４３０、４３２は、制御及び
データ拳アンパッキング（ｕｎｐａｃｋｉｎｇ）ロジッ
ク４３４、４３６を介して、独立して第１ ３人カマル
チブレクサ４３８に接続される。
第１マルチブレクサ４３８は、第１レジスタ４４０を介
して第２ ３人カマルチブレクサ４４２に接続される。
して第２ ３人カマルチブレクサ４４２に接続される。
第２マルチブレクサ４４２は、３２ビット３２ワードレ
ジスタファイル４４４に接続され、レジスタファイル４
４４は図に示されるように、２つの２人カマルチブレク
サ４４６、４４８に接続される２つの出力ＡＳＢを有す
る。第１レジスタ４４０は又、バイパス４５８を介して
、第１２人カマルチブレクサ４４６に接続される。２入
力マルチブレクサ４４６、４４ｇは、２つのパラレル論
理演算ユニット４５０ａ，４５０ｂを導入する論理演莫
ユニット４５０に接続される。この論理演算ユニット４
５０ａ，４５０ｂは各々、固定点及びｌデ動点演算処理
を行う。
ジスタファイル４４４に接続され、レジスタファイル４
４４は図に示されるように、２つの２人カマルチブレク
サ４４６、４４８に接続される２つの出力ＡＳＢを有す
る。第１レジスタ４４０は又、バイパス４５８を介して
、第１２人カマルチブレクサ４４６に接続される。２入
力マルチブレクサ４４６、４４ｇは、２つのパラレル論
理演算ユニット４５０ａ，４５０ｂを導入する論理演莫
ユニット４５０に接続される。この論理演算ユニット４
５０ａ，４５０ｂは各々、固定点及びｌデ動点演算処理
を行う。
論理演算ユニット４５０は、第３ ２人カマルチブレク
サ４５２を介して、リミッタ／シフタユニット４５４に
接続され、４ワード ファストイン・ファストアウト（
ＦＩＦＯ）バッファ４５６に接続される。第１フィード
バックルーブ４５３は、論理演算ユニット４５０とレジ
スタファイル４４４の間に洪給され、このループは第３
図に更に詳細に示される。第２フィードバックルーブ４
５９は、リミッタ／シフタユニット４５４とＦＩＦＯ／
＜ッファ４５６の中間点から第２３人カマルチブレクサ
に供給され、論理演算ユニット２０ａを介して信号フロ
ーを制御する。ファストイン・ファストアウト・バッフ
ァは第１図に示されるように、各バッファパッキング（
ｂｕｆｆｅｒｅｄ ｐａｃｋｉｎｇ）論理ユニット４
６０、４６２を介して、コントロール格納及びデータ格
納メモリ１５、１３に各々接続され、又マルチブレクサ
１４ａ及びデータ格納インターフェース・ロジック（Ｄ
ＳＩＬ）２２に接続される。
サ４５２を介して、リミッタ／シフタユニット４５４に
接続され、４ワード ファストイン・ファストアウト（
ＦＩＦＯ）バッファ４５６に接続される。第１フィード
バックルーブ４５３は、論理演算ユニット４５０とレジ
スタファイル４４４の間に洪給され、このループは第３
図に更に詳細に示される。第２フィードバックルーブ４
５９は、リミッタ／シフタユニット４５４とＦＩＦＯ／
＜ッファ４５６の中間点から第２３人カマルチブレクサ
に供給され、論理演算ユニット２０ａを介して信号フロ
ーを制御する。ファストイン・ファストアウト・バッフ
ァは第１図に示されるように、各バッファパッキング（
ｂｕｆｆｅｒｅｄ ｐａｃｋｉｎｇ）論理ユニット４
６０、４６２を介して、コントロール格納及びデータ格
納メモリ１５、１３に各々接続され、又マルチブレクサ
１４ａ及びデータ格納インターフェース・ロジック（Ｄ
ＳＩＬ）２２に接続される。
制御及びタイミングロジック４６６は、論理演算ユニッ
ト４５０と演算要素コントローラ１７の間のインターフ
ェースを供給する。この制御及びタイミングロジック４
６６は第２ａ図に識別されるように、ステータスフラグ
、コンディショナル（ｃｏｎｄｉｔｉｏｎａｌ）フラグ
及び他の情報をコントローラに供給する。制御及びタイ
ミングロジック４６６とその相互接続は、第２ａ図に於
いて明示される接続であり、ここで詳細は説明されない
。
ト４５０と演算要素コントローラ１７の間のインターフ
ェースを供給する。この制御及びタイミングロジック４
６６は第２ａ図に識別されるように、ステータスフラグ
、コンディショナル（ｃｏｎｄｉｔｉｏｎａｌ）フラグ
及び他の情報をコントローラに供給する。制御及びタイ
ミングロジック４６６とその相互接続は、第２ａ図に於
いて明示される接続であり、ここで詳細は説明されない
。
第２ｂ図は第２ａ図に示される固定点及び浮動点プロセ
ッサ４５０の詳細図である。第２ｂ図は、プロセッサ４
５０が２つの独立したプロセッサ、即ち固定点プロセッ
サ４５０ａと浮動点プロセッサ５０ｂを具備することを
示す。２つの独立したプロセッサは、それらの出力が第
３ ２人カマルチプレクサ４５２に接続された状態が示
されている。
ッサ４５０の詳細図である。第２ｂ図は、プロセッサ４
５０が２つの独立したプロセッサ、即ち固定点プロセッ
サ４５０ａと浮動点プロセッサ５０ｂを具備することを
示す。２つの独立したプロセッサは、それらの出力が第
３ ２人カマルチプレクサ４５２に接続された状態が示
されている。
第３図に於いては、この発明のレジスタファイル４４４
及び固定点及び浮動点プロセッサ４５０が示される。固
定点及び浮動点プロセッサ４５０は、レジスタファイル
４４４から、出力Ｂ′を受信する２つの１６ビット固定
点インクリメンタ（ｉｎｃｒｅｍｅｎｔｅｒｓ）４７０
，４７２を具篩する。２つの１６ビット固定点インクリ
メンタ４７０、４７２の出力は結合され、レジスタファ
イル４４４に対するフィードバック・バス（，ｐａｔｈ
）を供給する。
及び固定点及び浮動点プロセッサ４５０が示される。固
定点及び浮動点プロセッサ４５０は、レジスタファイル
４４４から、出力Ｂ′を受信する２つの１６ビット固定
点インクリメンタ（ｉｎｃｒｅｍｅｎｔｅｒｓ）４７０
，４７２を具篩する。２つの１６ビット固定点インクリ
メンタ４７０、４７２の出力は結合され、レジスタファ
イル４４４に対するフィードバック・バス（，ｐａｔｈ
）を供給する。
第１ ２人カマルチブレクサ４４６の出力は、３２ビッ
ト浮動点演算ユニット４７４の一方の入力と２つの１６
ビット固定点論理演算ユニット４７６、４７８の第１入
力に各々接続される。
ト浮動点演算ユニット４７４の一方の入力と２つの１６
ビット固定点論理演算ユニット４７６、４７８の第１入
力に各々接続される。
第２ ２人カマルチブレクサ４４８の出力は、３２ビッ
ト浮動点演算ユニット４７４の第２入力、及び２つの１
６ビット固定点論理演算ユニット４７６、４７８の第２
入力に接続される。ＡＮＤゲ−｝４８０及び、第３、第
４ ２人カマルチブレクサ４８２、４８４は図に示され
るように、１６ビット固定点論理演算ユニット４７６、
４７８及び２つの１６ビット固定点インクリメンタ４７
０、４７２に相互接続する。 ２つの１６ビット固定点
論理演算ユニット４７６、４７８の出力は２人カマルチ
ブレクサ４５２の一方の人刀に接続され、３２ビット浮
動点演算ユニット４７４の出力は２人カマルチプレクサ
４５２の第２人カに接続される。
ト浮動点演算ユニット４７４の第２入力、及び２つの１
６ビット固定点論理演算ユニット４７６、４７８の第２
入力に接続される。ＡＮＤゲ−｝４８０及び、第３、第
４ ２人カマルチブレクサ４８２、４８４は図に示され
るように、１６ビット固定点論理演算ユニット４７６、
４７８及び２つの１６ビット固定点インクリメンタ４７
０、４７２に相互接続する。 ２つの１６ビット固定点
論理演算ユニット４７６、４７８の出力は２人カマルチ
ブレクサ４５２の一方の人刀に接続され、３２ビット浮
動点演算ユニット４７４の出力は２人カマルチプレクサ
４５２の第２人カに接続される。
第４図はレジスタファイル４４４の詳細図である。レジ
スタファイル４４４は、データ入力Ｂ及びＢ′を受信す
る入力マルチプレクサ４９０１２つの１６ワード３２ビ
ットレジスタ４９２、４９４を含む。２つのレジスタ４
９２、４９４の出力Ａ及びＢは、出力マルチブレクサ４
９６、４９８に各々接続され、マルチブレクサ４９６、
４９８はＡ及びＢデータを各々結合し、完全なＡ及びＢ
ワードを形成する。一方第１レジスタファイル４４４の
Ｂ出力は、Ｂ′出力を供給する。
スタファイル４４４は、データ入力Ｂ及びＢ′を受信す
る入力マルチプレクサ４９０１２つの１６ワード３２ビ
ットレジスタ４９２、４９４を含む。２つのレジスタ４
９２、４９４の出力Ａ及びＢは、出力マルチブレクサ４
９６、４９８に各々接続され、マルチブレクサ４９６、
４９８はＡ及びＢデータを各々結合し、完全なＡ及びＢ
ワードを形成する。一方第１レジスタファイル４４４の
Ｂ出力は、Ｂ′出力を供給する。
この発明の信号プロセッサ１０、又はレジスタ論理演算
ユニット２０に関する制御ライン又は口ジックは、図面
に記載されていない。しかし、以下に示す表１には、そ
れらに関するオペコードニーモニックを有する６４ビッ
トワードが示され、ビット０〜２７に示される最初の２
８ビットは、第２図のレジスタ論理演算ユニット２０に
よって用いられる。表１にＲＡＬＵとして示されるビッ
トは、レジスタ論理演算ユニット２０と関連する。
ユニット２０に関する制御ライン又は口ジックは、図面
に記載されていない。しかし、以下に示す表１には、そ
れらに関するオペコードニーモニックを有する６４ビッ
トワードが示され、ビット０〜２７に示される最初の２
８ビットは、第２図のレジスタ論理演算ユニット２０に
よって用いられる。表１にＲＡＬＵとして示されるビッ
トは、レジスタ論理演算ユニット２０と関連する。
これらオベコードは以下の表２及び表３において参照さ
れ、表２及び表３はこの発明のレジスタ論理演算ユニッ
ト２０に関する制御ロジックを構成するために用いられ
マイクロコード命令セットを説明する。
れ、表２及び表３はこの発明のレジスタ論理演算ユニッ
ト２０に関する制御ロジックを構成するために用いられ
マイクロコード命令セットを説明する。
表 １
ユニット ビット
アドレス Ｃｅｎ、 ６３ − ５７５Ｇ − ５３
４ｇ − ４６
メ モ リ ４２ − ３９マルチプラ
イア ３５ − ３４ ＲＡＬＵ ２７−２８ ！，０ ワード区分 フィールド コメン１・ ＡＯＰ ＯＰＩ データＩオフセットＯＰ２
データ／才フセフトＣＲ ＤＲ ＣＳ ＤＳ Ａ ステータス／′モードレジスタ
（Ｓ｝ｉＲ）Ｂ ＳＭＲ ｝１０Ｐ ＳＭＲ Ｉ Ｓ）４Ｒ ＦＬＧ ＳＭＲ ＭＤＳ朋 ＲＰＯ ＳＭＩ？ Ａ ＳＭＩ？ Ｂ ＳＭＩ？ Ｓ ＳＭＲ ＤＥ Ｆｌ，ＦＯ 保存（Ｒｅｓｅｒｖｅｄ）フィール
ド 表 ２ オベコード ！｛ マイクロコード命令セット 説 明 動作無し 表 ２ マイクロコード命令セット（続き） ！，Ｔフラグ−１のとき動作 ＬＴフラグ一〇のとき動作 囮フラグ−１のとき動作 Ｃ０ （１）フラグ−１のとき動作 無条件動作 デ フォルト動作 ＳＭＲビット２ （ＲＬＩＭ）をクリアＴＩｌＰＯをク
リア 囮鉗モードを反転 １？ＤＳｌ？モードを反転 ＡＮＤ ＸＯ｝？ ０１？Ｂ 圧ＲＯ ＸＭＯＶ ＸＮＥＧ ＸＩＮＣ ＸＤ回 ＸＡＤＤ ＸＳＬＩＢ ＸＳＢＲ Ｆ船Ｖ ＦＮＥＧ ＦＤＢＬ Ｆｉｌｌ，Ｐ ＦＡＤＤ ＰＳＬＩＢ １’ｓＢｌ？ ＣＯＮＶ 論理（Ｂｏｏｌｅａｎ） ＡＮＤ−ロジカル排他的論理
ＯＲ−ロジカル 論理ＯＲ−ロジカル バスゼロ ロジカル データムーブ ＦＸ３２ 無効 ＰＸ３２ インクリメントＩ ＦＸ３２ デクリメント１ １’Ｘ３２ 加算 ＦＸ３２ 減算 ＰＸ３２ 反転減算ＦＸ３２ データムーブ ＦＬ３２ 無効 比３２ ２を掛ける ＦＬ３２ ２で割る口，３２ 加算 ＦＬ３２ 減算 ＦＬ３２ 反転減算ＦＬ３２ フォーマット変換 リミッタ／シフタ動作 フィールド ｍ 表 ２ オベコード マイクロコード命令セット（続き） 説 明 表 １， 名称 ＴＲＰＯ ＴピＩＦ ＴＩ？ＯＦ ＴＲＩＯ ＴＲＵＦ ＲＬＴＭ １？ＡＬＵ結果をＦ１囮ヘロードする 入力ポインタモジュロ４のインクリメントＦＩ１’０が
満杯のとき、出力ポインタモジュロ４をインクリメント
． 動作無し ＦＩＦＯが空でないとき、出力ポインタモジュロ４をイ
ンクリメント ステータスモードレジスタ 説 明 トラップ： ＲＡＬＵボテンンヤルオーバーフロートラ
ップ： ＲＡＬＵ不正確な結果 トラップ： ＲＡＬＵオーバーフロー トラップ： ＲＡＬＬＩ無効動作 トラップ： ＲＡＬＵアンダーフロー スペアビット フラグ： ｌ？ＡＬＵ零以ド、ＭＳＶ ＲＣＯＭ ＲＬＴ！、 フラグ： ＲＡＩ．Ｕ＋ ＋ ＩＩ−／オーバー７ｅ−
／′Ｎａｎ，ＭＳＶフラク： ＲＡＬＵ零以下、ＬＳＷ １？ＣＯＬ Ｒｌ？ＮＤ ＲＲＮＤ １？ｃｓｌ？ １？ＤｓＲ ＲＩＤＸ １？ＬＩＭ フラグ： ＲＡＬＵｂリー／オーバーフａ−／’Ｎａｎ
．ＩＭモード： ｌ？Ａｌｌラウンディング（ｒｏｕｎ
ｄｉｎｇ）スペアビット モードＲＡＬＵ ＣＳ遅延 モードｌ？ＡＬＵ ＣＳショートワード リードモード
ｌ？ＡＬＬＩ ＤＳショートワード リードモードＲＡ
Ｉ．Ｕ外部インデックス イネーブルモードＲＡＬＵリ
ミッタ／シフタ 表１、表２、表３、から得られる情報によって、信号プ
ロセッサに関する分野の当業者が、千作業、又はＴｈｅ
ＣＡＤ Ｇｒｏｕｐ ｏｆＳｏｑｕｅｌ％Ｃａ
ｌｉｆｏｒｎｉａのような商業的に入手できるソフトウ
エアによって、この発明のレジスタ論理演算ユニット２
０を実現するタイミング及び制御ロジックを制作するこ
とは容易である。この文書で述べられたデータフロー、
及びその動作説叫に従うこの制御ロジックによって、当
業者は十分この発明を構成することができる。
イア ３５ − ３４ ＲＡＬＵ ２７−２８ ！，０ ワード区分 フィールド コメン１・ ＡＯＰ ＯＰＩ データＩオフセットＯＰ２
データ／才フセフトＣＲ ＤＲ ＣＳ ＤＳ Ａ ステータス／′モードレジスタ
（Ｓ｝ｉＲ）Ｂ ＳＭＲ ｝１０Ｐ ＳＭＲ Ｉ Ｓ）４Ｒ ＦＬＧ ＳＭＲ ＭＤＳ朋 ＲＰＯ ＳＭＩ？ Ａ ＳＭＩ？ Ｂ ＳＭＩ？ Ｓ ＳＭＲ ＤＥ Ｆｌ，ＦＯ 保存（Ｒｅｓｅｒｖｅｄ）フィール
ド 表 ２ オベコード ！｛ マイクロコード命令セット 説 明 動作無し 表 ２ マイクロコード命令セット（続き） ！，Ｔフラグ−１のとき動作 ＬＴフラグ一〇のとき動作 囮フラグ−１のとき動作 Ｃ０ （１）フラグ−１のとき動作 無条件動作 デ フォルト動作 ＳＭＲビット２ （ＲＬＩＭ）をクリアＴＩｌＰＯをク
リア 囮鉗モードを反転 １？ＤＳｌ？モードを反転 ＡＮＤ ＸＯ｝？ ０１？Ｂ 圧ＲＯ ＸＭＯＶ ＸＮＥＧ ＸＩＮＣ ＸＤ回 ＸＡＤＤ ＸＳＬＩＢ ＸＳＢＲ Ｆ船Ｖ ＦＮＥＧ ＦＤＢＬ Ｆｉｌｌ，Ｐ ＦＡＤＤ ＰＳＬＩＢ １’ｓＢｌ？ ＣＯＮＶ 論理（Ｂｏｏｌｅａｎ） ＡＮＤ−ロジカル排他的論理
ＯＲ−ロジカル 論理ＯＲ−ロジカル バスゼロ ロジカル データムーブ ＦＸ３２ 無効 ＰＸ３２ インクリメントＩ ＦＸ３２ デクリメント１ １’Ｘ３２ 加算 ＦＸ３２ 減算 ＰＸ３２ 反転減算ＦＸ３２ データムーブ ＦＬ３２ 無効 比３２ ２を掛ける ＦＬ３２ ２で割る口，３２ 加算 ＦＬ３２ 減算 ＦＬ３２ 反転減算ＦＬ３２ フォーマット変換 リミッタ／シフタ動作 フィールド ｍ 表 ２ オベコード マイクロコード命令セット（続き） 説 明 表 １， 名称 ＴＲＰＯ ＴピＩＦ ＴＩ？ＯＦ ＴＲＩＯ ＴＲＵＦ ＲＬＴＭ １？ＡＬＵ結果をＦ１囮ヘロードする 入力ポインタモジュロ４のインクリメントＦＩ１’０が
満杯のとき、出力ポインタモジュロ４をインクリメント
． 動作無し ＦＩＦＯが空でないとき、出力ポインタモジュロ４をイ
ンクリメント ステータスモードレジスタ 説 明 トラップ： ＲＡＬＵボテンンヤルオーバーフロートラ
ップ： ＲＡＬＵ不正確な結果 トラップ： ＲＡＬＵオーバーフロー トラップ： ＲＡＬＬＩ無効動作 トラップ： ＲＡＬＵアンダーフロー スペアビット フラグ： ｌ？ＡＬＵ零以ド、ＭＳＶ ＲＣＯＭ ＲＬＴ！、 フラグ： ＲＡＩ．Ｕ＋ ＋ ＩＩ−／オーバー７ｅ−
／′Ｎａｎ，ＭＳＶフラク： ＲＡＬＵ零以下、ＬＳＷ １？ＣＯＬ Ｒｌ？ＮＤ ＲＲＮＤ １？ｃｓｌ？ １？ＤｓＲ ＲＩＤＸ １？ＬＩＭ フラグ： ＲＡＬＵｂリー／オーバーフａ−／’Ｎａｎ
．ＩＭモード： ｌ？Ａｌｌラウンディング（ｒｏｕｎ
ｄｉｎｇ）スペアビット モードＲＡＬＵ ＣＳ遅延 モードｌ？ＡＬＵ ＣＳショートワード リードモード
ｌ？ＡＬＬＩ ＤＳショートワード リードモードＲＡ
Ｉ．Ｕ外部インデックス イネーブルモードＲＡＬＵリ
ミッタ／シフタ 表１、表２、表３、から得られる情報によって、信号プ
ロセッサに関する分野の当業者が、千作業、又はＴｈｅ
ＣＡＤ Ｇｒｏｕｐ ｏｆＳｏｑｕｅｌ％Ｃａ
ｌｉｆｏｒｎｉａのような商業的に入手できるソフトウ
エアによって、この発明のレジスタ論理演算ユニット２
０を実現するタイミング及び制御ロジックを制作するこ
とは容易である。この文書で述べられたデータフロー、
及びその動作説叫に従うこの制御ロジックによって、当
業者は十分この発明を構成することができる。
レジスタ論理演算ユニット２０ａは次のように動作する
。アプリケーションプログラムはコントロール格納メモ
リ１５にロードされ、処理されるデータはデータ格納メ
モリ１３ａに格納される。
。アプリケーションプログラムはコントロール格納メモ
リ１５にロードされ、処理されるデータはデータ格納メ
モリ１３ａに格納される。
マイクロコード命令は、マイクロ格納メモリ１８に格納
され、一方、制御パラメータは、コントロール格納メモ
リ１５に格納される。アプリケーションプログラムの制
御の基に、及びマイクロ格納メモリ１８からのマイクロ
コード命令に従って、制御及びデータ信号は、処理のた
めに演算要素ＡＥＯ，ＡＥ１の各部分に接続される。
され、一方、制御パラメータは、コントロール格納メモ
リ１５に格納される。アプリケーションプログラムの制
御の基に、及びマイクロ格納メモリ１８からのマイクロ
コード命令に従って、制御及びデータ信号は、処理のた
めに演算要素ＡＥＯ，ＡＥ１の各部分に接続される。
レジスタ論理演算ユニット２０ａはコントロール格納及
びデータ格納バス１６、１２ａを介して信号を受信、及
びマルチブレクサ１４ａから信号を受信し、その結果、
データをレジスタファイル４４４にロードする。論理演
算ユニット４５０の固定点及び浮動点論理ユニット４５
０ａ、４５０ｂは分割パイプラインプロセッサとしてパ
ラレルに動作し、レジスタファイル４４４に格納された
データを基に動作する。
びデータ格納バス１６、１２ａを介して信号を受信、及
びマルチブレクサ１４ａから信号を受信し、その結果、
データをレジスタファイル４４４にロードする。論理演
算ユニット４５０の固定点及び浮動点論理ユニット４５
０ａ、４５０ｂは分割パイプラインプロセッサとしてパ
ラレルに動作し、レジスタファイル４４４に格納された
データを基に動作する。
論理演算ユニット２０ａは、データフォーマットの明ら
かな４つのタイプを有するデータに基づいて動作する。
かな４つのタイプを有するデータに基づいて動作する。
これらのフォーマットは、二重１６ビット固定点、３２
ビット固定点、３２ビット浮動点、及び論理データ処理
フォーマットを含む。アプリケーションプログラムの適
切なコーディング（ｃｏｄｉｎｇ）によって、４つのデ
ータフォーマットの中の選択されたフォーマットは、演
算要素によって一度に処理され、各演算要素は同様な処
理を同時に異なるデータに基づいて実行することができ
る。更にレジスタファイル４４４をバイパスすることに
よって、及び論理演算要素４５０にデータを直接転送す
ることによって、２つのオペランドの１つはレジスタフ
ァイル４４４を介して、他はバイパス経路４５３を介し
てレジスタ論理演算ユニット２０に一度に転送されるこ
とができる。
ビット固定点、３２ビット浮動点、及び論理データ処理
フォーマットを含む。アプリケーションプログラムの適
切なコーディング（ｃｏｄｉｎｇ）によって、４つのデ
ータフォーマットの中の選択されたフォーマットは、演
算要素によって一度に処理され、各演算要素は同様な処
理を同時に異なるデータに基づいて実行することができ
る。更にレジスタファイル４４４をバイパスすることに
よって、及び論理演算要素４５０にデータを直接転送す
ることによって、２つのオペランドの１つはレジスタフ
ァイル４４４を介して、他はバイパス経路４５３を介し
てレジスタ論理演算ユニット２０に一度に転送されるこ
とができる。
第３図は、４つの異なるデータフォーマットを有するデ
ータに基づく動作を提供する構造の詳細を示す。マルチ
ブレクサ４４６、４４８は、二重１６ビット固定点又は
３２ビット固定点動作に対して、それぞれ３２ビット搬
送経路、又は６４ビット搬送経路を選択する。ゲート４
８０は、二重１６ビット固定点モードのとき、最も重要
なワードを処理する第１ １６ビット固定点論理演算ユ
ニット４９８への搬送を妨害する。
ータに基づく動作を提供する構造の詳細を示す。マルチ
ブレクサ４４６、４４８は、二重１６ビット固定点又は
３２ビット固定点動作に対して、それぞれ３２ビット搬
送経路、又は６４ビット搬送経路を選択する。ゲート４
８０は、二重１６ビット固定点モードのとき、最も重要
なワードを処理する第１ １６ビット固定点論理演算ユ
ニット４９８への搬送を妨害する。
レジスタファイル４４４及び固定点論理演算ユニット４
５０ａはアキュームレータとして動作するために選択的
に関連づけられる。これによって、３２ビットデータワ
ードが結合され、２つのレジスタファイルワードによっ
て構成される６４ビットデータワード、又は二！ｌｉ１
６ビットワードが３２ビットデータワードに結合された
場合のデータ処理が可能となる。
５０ａはアキュームレータとして動作するために選択的
に関連づけられる。これによって、３２ビットデータワ
ードが結合され、２つのレジスタファイルワードによっ
て構成される６４ビットデータワード、又は二！ｌｉ１
６ビットワードが３２ビットデータワードに結合された
場合のデータ処理が可能となる。
二重１６ビットフォーマットは、種々の信号処理アルゴ
リズムが、比較的簡単なコードを用いて機能することが
できる可能オーバーフロ一方式を採用する。
リズムが、比較的簡単なコードを用いて機能することが
できる可能オーバーフロ一方式を採用する。
この方式に於いて、二重１６ビットフォーマットのそれ
ぞれ半分の部分は、複素数のリアル及びイマジナリ部分
として処理され、複素数の大きさが、０．５以上の場さ
、可能オーバフローは信号によって示される。ベクトル
動作の最後に、即ち、複素数のアレイに基づく動作のと
き、可能オーバーフローフラグは検査され、リミッタ／
シフタのモードを設定するために用いられる。ロエ能オ
ーバーフローフラグが信号で示された場合、リミッタ／
シフタのモードは、次のベクトルに基づき、全てのベク
トル要素を２で割るように（演算右シフト）設定するこ
とができ、これによって、あらゆるオーバーフロー状態
を回避することができる。
ぞれ半分の部分は、複素数のリアル及びイマジナリ部分
として処理され、複素数の大きさが、０．５以上の場さ
、可能オーバフローは信号によって示される。ベクトル
動作の最後に、即ち、複素数のアレイに基づく動作のと
き、可能オーバーフローフラグは検査され、リミッタ／
シフタのモードを設定するために用いられる。ロエ能オ
ーバーフローフラグが信号で示された場合、リミッタ／
シフタのモードは、次のベクトルに基づき、全てのベク
トル要素を２で割るように（演算右シフト）設定するこ
とができ、これによって、あらゆるオーバーフロー状態
を回避することができる。
可能オーバーフローフラグがチェックされるごとに、ブ
ロック指数が増加される場合、可能オーバーフローフラ
グは、非常に効果的なブロック浮動点を実現するために
用いることができる。
ロック指数が増加される場合、可能オーバーフローフラ
グは、非常に効果的なブロック浮動点を実現するために
用いることができる。
従って、複合データフォーマットに基づき動作する分離
パイプライン構造を提供する新方式の改良されたレジス
タ論ａ！演算ユニットが説明された。
パイプライン構造を提供する新方式の改良されたレジス
タ論ａ！演算ユニットが説明された。
これらフォーマットは、二重１６ビット固定点、３２ビ
ット固定点、３２ビット浮動点、及び論理データ処理フ
ォーマットを含む。ポスト処理レジスタは、パイプライ
ンの長さと処理されたデータワードの待ち行列を提供す
るロジック、及びリミッタ／シフタレジスタ及び長さ選
択ＦＩＦＯバッファを含む。
ット固定点、３２ビット浮動点、及び論理データ処理フ
ォーマットを含む。ポスト処理レジスタは、パイプライ
ンの長さと処理されたデータワードの待ち行列を提供す
るロジック、及びリミッタ／シフタレジスタ及び長さ選
択ＦＩＦＯバッファを含む。
ここで説明された実施例は、この発明の原則を応用した
多くの特定される実施例の中の一つに過ぎない。当業者
はこの発明の範囲を越えることなく、他の多くの構成を
容易に実現できるものである。
多くの特定される実施例の中の一つに過ぎない。当業者
はこの発明の範囲を越えることなく、他の多くの構成を
容易に実現できるものである。
（発明の効果）
この発明によって、１６ビット及び３２とットデータに
基づく固定点及び浮動点コンビュータ処理を実行できる
、レジスタ論理演算ユニットを提供することができ、信
号プロセッサの分野での３２ビット処理に関する要求に
対処することができる。
基づく固定点及び浮動点コンビュータ処理を実行できる
、レジスタ論理演算ユニットを提供することができ、信
号プロセッサの分野での３２ビット処理に関する要求に
対処することができる。
第１図はこの発明のレジスタ論理演算ユニットを導入す
る信号プロセッサのブロック図、第２ａ図はこの発明の
レジスタ論理演算ユニットの詳細ブロック図、第２ｂ図
は第２ａ図のレジスタ論理演算ユニットの固定点及び浮
動点プロセッサの詳細図、第３図はこの発明のレジスタ
ファイル及び浮動点プロセッサの詳細図、第４図はこの
発明のレジスタファイルの詳細図である。 ２０ａ・２０ｂ・・・レジスタ論理演算ユニット、１１
・・・インターフェース、１３ａ・１３ｂ・・・データ
格納メモリ、１４ａ・１４ｂ・・・マルチブレクサ、１
５・・・コントロール格納メモリ、１７・・・演算要素
コントローラ、１８・・・マイクロコード格納メモリ、
４４４・・・レジスタファイル、４５０・・・論理演算
ユニット、４５４・・・リミッタ／シフタ、４６６・・
・制御及びタイミングユニット、４７６・４７８・・・
１６ビット固定点論理演算ユニット、４７４・・・３２
ビット浮動点論理演算ユニット 出願人代理人 弁理士 鈴江武彦
る信号プロセッサのブロック図、第２ａ図はこの発明の
レジスタ論理演算ユニットの詳細ブロック図、第２ｂ図
は第２ａ図のレジスタ論理演算ユニットの固定点及び浮
動点プロセッサの詳細図、第３図はこの発明のレジスタ
ファイル及び浮動点プロセッサの詳細図、第４図はこの
発明のレジスタファイルの詳細図である。 ２０ａ・２０ｂ・・・レジスタ論理演算ユニット、１１
・・・インターフェース、１３ａ・１３ｂ・・・データ
格納メモリ、１４ａ・１４ｂ・・・マルチブレクサ、１
５・・・コントロール格納メモリ、１７・・・演算要素
コントローラ、１８・・・マイクロコード格納メモリ、
４４４・・・レジスタファイル、４５０・・・論理演算
ユニット、４５４・・・リミッタ／シフタ、４６６・・
・制御及びタイミングユニット、４７６・４７８・・・
１６ビット固定点論理演算ユニット、４７４・・・３２
ビット浮動点論理演算ユニット 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 【特許請求の範囲】 １、複数のデータ入力と複数のデータ出力を有するレジ
スタファイル（４４４）を具備し、複数のデータワード
を格納するために適合されたレジスタ論理演算ユニット
であり、 固定点及び浮動点演算処理動作を各々提供する２つのパ
ラレル論理演算ユニット（４５０ａ、４５０ｂ）によっ
てデータワードを処理するために、レジスタ（４４４）
のデータ出力に接続された複数の入力、及びデータ出力
を有する論理演算手段（４５０）、及び 処理されるデータワードを受信するための複数のデータ
入力（４３０、４３１、４３２）を有し、レジスタファ
イル（４４４）のデータ入力及び論理演算手段（４５０
）に接続され、格納を目的として選択的にデータワード
をレジスタファイル（４４４）に転送し、又は処理を目
的としてデータワードを論理演算手段（４５０）に転送
するためのインターフェース論理手段、 を具備することを特徴とするレジスタ論理演算ユニット
（２０ａ）。 ２、論理演算手段（４５０）に接続された 論理演算リミッタ／シフタ論理回路（４５４）を具備し
、２つのパラレル論理演算ユニット（４５０ａ、４５０
ｂ）によって処理されるデータワードの制限及び計測を
実現するためのポスト処理手段、 を具備することを更に特徴とする請求項１記載のレジス
タ論理演算ユニット（２０ａ）。 ３、前記ポスト処理手段は、 リミッタ／シフタ論理回路（４５４）に直列に接続され
、レジスタ論理演算ユニット（２０ａ）のパイプライン
の長さを制御し、処理されたデータワードの待ち行列を
提供するためのファストイン・ファストアウトバッファ
（４５６）を有することをさらに特徴とする請求項２記
載のレジスタ論理演算ユニット（２０ａ）。 ４、前記レジスタ論理演算ユニットは、 演算論理手段（４５０）のデータ出力に接続され、出力
をレジスタファイル手段（４４４）に接続したリミッタ
／シフタ論理回路（４５４）、及び 入力をリミッタ／シフタ論理回路（４５４）の出力に接
続し、レジスタ論理演算ユニット（２０ａ）の出力を構
成する出力を有するファストイン・ファストアウトバッ
ファ（４５６）、ここでリミッタ／シフタ論理回路（４
５４）、及びファストイン・ファストアウトバッファ（
４５６）は、論理演算手段（４５０）によって処理され
るデータワードの制限及び計測を提供し、処理されたデ
ータワードの待ち行列を実行し、を具備することを特徴
とする請求項１記載のレジスタ論理演算ユニット（２０
ａ）。 ５、前記論理演算手段（２０ａ）の複数の データ入力各々は、２つの論理演算ユニット（４５０ａ
、４５０ｂ）の一方に各々接続され、複数の所定のデー
タ処理フォーマットを処理することができることを特徴
とする請求項１記載のレジスタ論理演算ユニット（２０
ａ）。 ６、前記レジスタファイル（４４４）及び固定点論理演
算ユニット（４５０ａ）はアキュームレータとして機能
することを特徴とする請求項１記載のレジスタ論理演算
ユニット（２０ａ）。 ７、前記２つの論理演算ユニット（４５０ａ、４５０ｂ
）は、二重１６ビット固定点、３２ビット固定点、３２
ビット浮動点、及び論理処理フォーマットにおけるデー
タの処理を提供することを特徴とする請求項２記載のレ
ジスタ論理演算ユニット（２０ａ）。 ８、前記レジスタファイル（４４４）及び固定点論理演
算ユニット（４５０ａ）は、アキュームレータとして機
能し、３２ビットデータワードが結合されて、２つのレ
ジスタファイルワードを具備する６４ビットデータワー
ド、又は二重１６ビットワードが結合された２つの３２
ビットデータワードのようなデータワードの処理を提供
することを特徴とする請求項２記載のレジスタ論理演算
ユニット（２０ａ）。
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