JPS63205751A

JPS63205751A - バス制御装置

Info

Publication number: JPS63205751A
Application number: JP62039581A
Authority: JP
Inventors: Koichi Tanaka; 幸一田中; Kiichiro Tamaru; 田丸　喜一郎; Akiyoshi Kanuma; 加沼　安喜良; Yasuo Yamada; 泰生山田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-02-23
Filing date: 1987-02-23
Publication date: 1988-08-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はデータ処理装置と、このデータ処理装置のア
クセス対象となる記憶装置、周辺装置、他のデータ処理
装置とを接続するデータ・バス、アドレス・バス及び各
種制御信号バスの制御を行なうバス制御装置に係り、特
にアクセス対象装置のアクセス制御方式がそれぞれの装
置で異なる場合であっても、バスの接続に要する付加回
路を簡素化できるようにしたものである。

（従来の技術）従来のデータ装置、例えばプロセッサ等では、外部メモ
リ、周辺装置、または種別が異なる他のプロセッサを接
続する際に、両者間のバス信号としてアクセス対象装置
の種別に依存しない独自の汎用的な制御方式を定めるか
、または特にメモリを対象とした場合にはそのメモリに
のみ適合した信号と制御方式とを定める等の手法が採用
されている。特に後者の方式は極めて特殊な用途におい
て、接続に要する付加回路を最少限に押えることができ
るため好まれている。

ところで、ネットワーク制御装置等においては、ＲＯＭ
に記憶されたプログラムと大量の書込み、読出し用デー
タとが共存する場合や、初期化プログラムのみをＲＯＭ
として実装し、本来実行すべきプログラムを他の装置か
ら初期化プログラムを用いて読み込む場合等のように、
複数の種類のメモリ、例えばＲＯＭ、スタティック型Ｒ
ＡＭ、ダイナミック型ＲＡＭ等が゛混在することがある
。このような用途では、前記のような特定メモリにのみ
適合した制御方式を利用することはできない。

従って、この場合には汎用的な制御方式を持つプロセッ
サを用い、メモリ側でそのメモリに適合した制御信号を
作成するための回路を付加する必要がある。この付加回
路は構成が複雑であり、しかもメモリ側に設けているの
で、ネットワーク制御装置を構成する際に部品点数や実
装面積が増加するのみならず、付加回路の動作遅延時間
のために高速なメモリアクセスが実現できないという問
題がある。

また、あえて特定メモリ向けの制御方式を使用する場合
には、対象となるメモリの種類に応じてアドレス信号の
出力方法や制御信号が異なるため、多数のバス制御信号
線が必要となる。このため、このような方式では外部端
子の本数に制限があるプロセッサＩＣでは採用すること
ができない。ざらに、同様の問題が周辺装置や他のプロ
セッサとの接続において問題となっている。

（発明が解決しようとする問題点）このように従来では、データ処理装置に種別が異なる複
数のアクセス対象装置を接続する場合に、付加回路すべ
き回路の構成が複雑となり、装置全体を構成する際に部
品点数や実装面積が増加する共に＾速なメモリアクセス
を実現することができないという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、データ処理装置に種別が異なる複数
のアクセス対象装置を接続する場合に、付加回路を全く
必要しないかもしくはわずかな付加回路を設けることに
よって実現でき、かつ高速アクセスが実現できるバス制
ｗ＋ｉ装置を提供することにある。

［発明の構成］（問題点を解決するための手段）この発明のバス制御装置は、データ処理手段と、上記デ
ータ処理手段のアクセス対象となる種別が異なる複数の
アクセス対象手段と、上記データ処理手段と上記各アク
セス対象手段との間に設けられた共通のデータ・バス及
びアドレス・バスと、上記各アクセス対象手段の種別に
応じたｉ制御信号線を有し、上記データ処理手段からア
クセスＩｌｌ　ＩＩＩ信号が入力された際にこのアクセ
ス制御信号を対応するアクセス対象手段に適合した制御
信号に変換して供給する複数の制御信号発生手段と、上
記データ処理手段から出力されるアクセス対象識別情報
に基づきアクセスすべきアクセス対象手段を判定し、そ
のアクセス対象手段に対応した上記制御信号発生手段を
選択的に起動させる対象種別判定手段とから構成されて
いる。

（作用）データ処理手段がある特定のアクセス対象手段をアクセ
スする際に、データ処理手段は複数の制御信号発生手段
に対してアクセス制御信号を供給する。他方、データ処
理手段はアクセス対象識別情報を対象種別判定手段に供
給する。対象種別判定手段はこのアクセス対象識別情報
に基づきアクセスすべきアクセス対象手段を判定し、そ
のアクセス対象手段に対応した上記制御信号発生手段を
選択的に起動させる。対象種別判定手段によって起動さ
れた制御信号発生手段は上記アクセス制御信号をそのア
クセス対象手段に適合した制御信号に変換する。この制
御信号が供給される特定のアクセス対象手段では、アド
レス・バス及びデータ・バスを介してアドレス信号及び
データの授受がデータ処理手段との間で行なわれる。

（実施例）以下、図面を参照してこの発明の詳細な説明する。

第１図はこの発明の第１の実施例の構成を示すブロック
図であり、特にアクセス対象として種別が異なる複数個
のメモリを使用した場合のものである。

図において、１０はプロセッサＩＣであり、２０Ａ　。

２０Ｂ、　２０ＣはそれぞれこのプロセッサＩＣでアク
セスされ、互いに種別が異なる外部のメモリＩＣである
。プロセッサＩＣ１０はプロセッサ１１、メモリ種別判
定回路１２及び上記３個のメモリＩ　Ｃ２０Ａ　。

２０Ｂ、２０Ｃに対応して設けられたタイミング信号発
生回路１３Ａ、　１３Ｂ、　１３Ｃとから構成されてい
る。

プロセッサ１１はメモリＩ　Ｃ２０Ａ　、　２０８　、
２０Ｇをアクセスし、これらメモリＩＣから読み出され
たデータを処理しかつ処理後のデータをメモリＩｃに書
き込む装置である。このプロセッサ１１はアクセスすべ
きアドレス信号を作成して外部に出力し、かつアクセス
対象を特定するためのメモリ識別情報をメモリ種別判定
回路１２に出力する。さらに、プロセッサ１１はアクセ
ス制御信号を３個のタイミング発生回路１３Ａ、　１３
８．１３０に出力する。プロセッサ１１は各タイミング
発生回路１３から出力されるアクセス終了信号によりメ
モリアクセス動作を終了する。さらに、アクセスを開始
するに先立ち、プロセッサ１１はメモリ種別判定回路１
２に対しメモリ種別情報とアクセス対象メモリの識別情
報を設定する。

メモリ種別判定回路１２は、プロセッサ１１により設定
されたメモリ種別情報を保持し、その模、プロセッサ１
１が出力したメモリ識別情報との比較を行なってアクセ
ス対象メモリの種別を判定し、該当するメモリＩＣ２０
のタイミング制御信号発生回路１３を選択的に起動させ
る。起動されたタイミング制御信号発生回路１３はプロ
セッサ１１からのアクセス制御信号をそれぞ−れのメモ
リＩｃに適合した制御信号に変換し、適切なタイミング
で出力する。

メモリＩ　Ｃ２０Ａ、　２０８．２００は上記プロセッ
サＩＣｌ０とは、それぞれ１系統のアドレスバス２１と
データ・バス２２とで接続されており、かつ上記タイミ
ング制御信号発生回路１３Ａ、　１３Ｂ、　１３Ｃとは
各制御信号線２３Ａ、　２３Ｂ、　２３Ｃで接続されて
いる。

このような構成において、プロセッサ１１がメモリＩＣ
２０をアクセスする際に出力、するメモリ識別情報に基
づき、メモリ種別判定回路１２が該当するタイミング信
号発生回路１３を起動し、起動したタイミング信号発生
回路１３はプロセッサ１１が出力するアクセス制御信号
を対応するメモリＫＣ２０に適合した制御信号に変換し
て制御信号線２３に出力する。メモリＩＣ２０はこの制
御信号に基づいて動作が制御され、上記アドレス・バス
２１に出力されているアドレス信号に基づいてアドレス
指定を行ない、データ・バス２２を介してプロセッサ１
１との間でデータの授受を行なう。メモリＩＣ２０の動
作が終了すると、いままで制御信号を出力していたタイ
ミング信号発生回路１３は終了信号をプロセッサ゛１１
に返す。これにより、プロセッサ１１のメモリアクセス
動作が完了する。

上記実施例装置によれば、メモリのアクセス開開時に、
メモリ種別判定回路１２がアクセスすべきメモリ種別を
判定するので、プロセッサ１１はアクセスしているメモ
リの種別に無関係にデータの読出し及び■き込みを行な
うことができる。

さらに、プロセッサＩＣ１０側にのみメモリ種別判定回
路１２とアクセスすべきメモリＩＣ２０に対応した数の
タイミング信号発生回路１３を設ければよく、メモリＩ
Ｃ２０側には付加回路を設ける必要がない。このため、
各メモリＩＣ２０として従来の汎用メモリＩＣをそのま
まプロセッサＩＣ１０に接続することができ、プロセッ
サ１ｃ１０とメモリ１Ｃ２０以外には付加回路は不要で
ある。また、両ＩＣ闇には余計な回路がないので、高速
アクセスが実現される。

またさらに、種別が異なる複数のメモリｌ０２０に対し
て共通のアドレス・バス２１を使用することができ、各
メモリＩＣ毎に独立したアドレス・バスを設ける必要が
ないので、プロセッサＩＣｌ０の外部端子数の増加を招
くこともない。

第１の実施例をより具体的に説明するため、特に特定用
途向きのバス制御装置にこの発明を実施した場合の例を
第２図のブロック図を参照して説明する。この第２の実
施例装置では、アクセス対象メモリＩＣ２０としてダイ
ナミック型ＲＡＭのＲＡＭ＞２０ａとスタティック型Ｒ
ＡＭ（ＳＲＡＭ）２０ｂの２個のメモリＩＣを使用する
ようにしたものであり、さらにメモリ種別情報としてプ
ロセッサ１１が出力するアドレス信号を使用するように
したものである。

プロセッサＩＣ１０はプロセッサ１１、メモリ種別判定
回路１２、ＤＲＡＭタイミング信号発生回路１３ａ及び
ＳＲＡＭタイミング信号発生回路１３ｂとから構成され
ている。ここで、プロセッサＩＣｌ０の内部にはＰＡＯ
−ＰＡ２０からなる２１ビット分の内部アドレス・バス
１４が設けられており、この内部アドレス・バス１４は
プロセッサＩＣ１０内部に設けられたアドレス・マルチ
プレクサ１５を介して外部アドレス・バス２１と接続さ
れている。ここで、上記外部アドレス・バス２１として
ＡＯ〜Ａ１５の１６ビット分が設けられており、ＤＲＡ
Ｍ２０ａにはそのうちのＡｏ〜Ａ９の１０ビット分のみ
が接続されている。

プロセッサ１１は上記２１ビツトの内部アドレス・バス
１４にアドレス信号を出力すると共に、アクセス制御信
号としてデータの読み出しまたは書き込みを示すＲＷ倍
信号出力する。

ここで、プロセッサ１１がアクセス可能なメモリ領域は
、第３図に示すように１６進数によって表現されたｒｏ
０００００Ｊ番地からＮ　ＦＦＦＦＦＪ番地ＦＦ上し、このうちｒｏ００００
０Ｊ番地からｒ０ＯＦＦＦＦＪ番地までの６４にバイト
分の領域１はＳＲＡＭ２０ｂに対応しており、ｒｌｏｏ
ｏｏＯＪ番地からｒＩ　ＦＦＦＦＦＪ番地ＦＦ上１Ｍバ
イト分の領域２はＤＲＡＭ２０ａに対応しているとする
。

この場合、プロセッサ１１からメモリ種別判定回路１２
に入力されるアクセス対象メモリの識別情報として、上
記内部アドレス・バス１４の最上位ビット信号ＰＡ２０
が使用される。また、メモリ種別判定回路１２において
、プロセッサ１１により設定されるメモリ種別情報は第
３図に示すようなアドレスの関係である。そしてメモリ
種別判定回路１２は、プロセッサ１１により設定された
第３図のアドレスの関係と、プロセッサ１１が出力した
アドレス信号（ＰＡ２０＞との比較を行なって対象メモ
リの種別を判定し、この判定結果に基づいてＤＲＡＭタ
イミング信号発生回路１３ａとＳＲＡＭタイミング信号
発生回路１３ｂのいずれかを選択的に起動させると共に
、アドレス・マルチプレクサ１５に対し種別判定された
対象メモリ区別を示すモード信号ＭＯＤＥを出力する。

ＤＲＡＭタイミング信号発生回路１３ａは起動後に上記
ＲＷ倍信号変換して、ＤＲＡＭ２０ａに適合した各種制
御信号を複数本からなる制御線２３ａに出力すると共に
、ロウ・アドレスを外部アドレス・バス２１に出力する
ため、ＲＯＷＯＵ　Ｔ信号をアドレス・マルチプレクサ
１５に出力する。制御線２３ａに出力される制御信号は
、データ書き込みのときには“Ｌ″、読み出しのときに
は“Ｈ′となるＤＲＤ信号、ロウ・アドレスが外部アド
レス・バス２１に出力されていることを示すＤＲＡＳ信
号及びカラム・アドレスが外部アドレス・バス２１に出
力されていることを示すＤＣＡＳ信号である。

これらの制御信号はＤＲＡＭ２０ａにライト制御信号、
ロウ・アドレス・ストローブ信号、カラム・アドレス・
ストローブ信号として供給される。また、動作終了を示
すＲＤＹ信号をプロセッサ１１に返す。

ＳＲＡＭタイミング信号発生回路１３ｂは起動後に上記
ＲＷ倍信号変換し、ＳＲＡＭ２０ｂに適合した各種制御
信号を複数本からなる制御線２３ｂに出力する。これら
の制御信号は、データ書き込みのときには“Ｌ″、読み
出しのときには“Ｈ″となるＳＲＤ信号、書き込みや読
み出しのタイミング信号となるＲＷＴ信号である。これ
らの制御信号はＳＲＡＭ２０ｂにライト制御信号、チッ
プ・セレクト信号として供給される。また、動作終了を
示すＲＤＹ信号をプロセッサ１１に返す。

アドレス・マルチプレクサ１５は、アドレス入力方式が
異なっているＤＲＡＭ２０ａ、ＳＲＡＭ２０ｂの両方が
同じ外部アドレス・バス２１を使用することができよう
にするため、メモリ種別判定回路１２から出力されるＭ
ＯＤＥ信号及びＤＲＡＭタイミング信号発生回路１３ａ
から出力されるＲ　ＯＷＯＵ　Ｔ信号に応じて、内部ア
ドレス・バス１４上のアドレスＰＡＯ−ＰＡ２０を第４
図のような関係の下に外部アドレス・バス２１に出力す
る。

すなわち、ＭＯＤＥ信号は内部アドレスの最上位ビット
信号となっており、ＭＯＤＥ−“Ｌ　Ｉｔのときはメモ
リ種別判定回路１２がＳＲＡＭ２０ｂをアクセス対象と
して判定したときである。この場合にアドレス・マルチ
プレクサ１５は内部アドレス・バス１４の下位１０ビツ
トのアドレスＰＡＯ〜ＰＡ９及び上位６ビツトのアドレ
スＰＡＩＯ〜ＰＡ１５をそのまま外部アドレス・バス２
１の下位１０ビツトのアドレスＡＯ−Ａ９及び上位６ビ
ツトのアドレスＡ１０〜Ａ１５として出力する。

ＭＯＤＥ−”Ｈ”のときはメモリ種別判定回路１２がＤ
ＲＡＭ２０ａをアクセス対象として判定したときであり
、この場合はさらにＤ　ＲＡ　Ｍタイミング信号発生回
路１３ａからのＲＯＷＯＵＴ信号に応じて出力方法が異
なる。まず、ＲＯＷＯＵ　Ｔ　−“Ｈ”のとき、アドレ
ス・マルチプレクサ１５は内部アドレス・バス１４の上
位１０ビツトのアドレスＰＡ１０〜ＰＡ１９を外部アド
レス・バス２１の下位１０ビツトのアドレスＡＯ−Ａ９
として出力する。このとき外部アドレス・バス２１の上
位６ビツトには有効なアドレスは出力されない。

ＲＯＷＯＵＴ−“し”のとき、アドレス・マルチプレク
サ１５は内部アドレス・バス１４の上位１０ビツトのア
ドレスＰＡＯＯ−ＰＡ９を外部アドレス・バス２１の下
位１０ビツトのアドレス入力方式〇として出力する。こ
のとき外部アドレス・バス２１の上位６ビツトには有効
なアドレスは出力されない。

上記構成でなるバス制御装置の動作を第５図ないし第８
図のタイミングチャー１−に示す。ここで、第５図と第
６図はプロセッサ１１が前記第３図に示す領域１、すな
わちＳＲＡＭ２０ｂをアクセス対象として選択する場合
のものであり、第７図と第８図はプロセッサ１１が前記
第３図に示す領１ａ２、すなわちＤＲＡＭ２０ａをアク
セス対象として選択する場合のものである。

始めに第５図のタイミングチャートで示される動作につ
いて説明する。これはプロセッサ１１がＳＲＡＭ２０ｂ
をアクセスしてその記憶データを読み込む場合であり、
まず、プロセッサ１１はＳＲＡＭ２０ｂをアクセスする
ため、例えば内部アドレス・バス１４にｒｏ０１０００
Ｊｌ地を出力し、読み込みを示すためにＲＷ倍信号“Ｈ
″にする。

メモリ種別判定回路１２は入力されたアドレスＰＡ２０
がＬ′であることを検出し、アクセス対象メモリがＳＲ
ＡＭ２０ｂであると判定する。そしてこの判定結果に基
づき、アドレス・マルチプレクサ１５に対して“Ｌ　Ｉ
ＩのＭＯＤＥ信号を出力し、ＳＲＡＭタイミング信号発
生回路１３ｂを起動させる。

アドレス・マルチプレクサ１５は、ＭＯＤＥ信号によっ
て区別されているアドレスの領域が前記領域１であるこ
とから、内部アドレス・バス１４のＰＡＯ〜ＰＡ１５を
そのまま外部アドレス・バス２１に出力する。すなわち
、外部アドレス・バス２１にはｒ１０００Ｊ番地が出力
される。

起動されたＳＲＡＭタイミング信号発生回路１３ｂは、
ＲＷ倍信号“Ｈ”であることからＳＲＤ信号を“ＨＩＩ
にし、またＳＲＡＭ２０ｂの動作タイミングに合せてＲ
ＷＴ信号をＨ″にする。この後、ＳＲＡＭタイミング信
号発生回路１３ｂはＳＲＡＭ２０ｂのデータ読み出し動
作が終了したことをＲＤＹ信号をＨ″にすることによっ
てプロセッサ１１に知らせる。他方、ＳＲＡＭ２０ｂは
ＳＲＤ信号とＲＷＴ信号とが共に“ＨＩＩにされた後か
ら所定時間の後に「１０００」番地からデータを読み出
す。この読出しデータは、データ・バス２２を介してプ
ロセッサ１１に送られる。

第６図のタイミングチャートで示される動作は、プロセ
ッサ１１がＳＲＡＭ２０ｔ）にデータの書き込みを行な
う場合のものである。この場合にも、プロセッサ１１は
ＳＲＡＭ２０ｂをアクセスするため、内部アドレス・バ
ス１４にｒｈｏｌ　０００Ｊ番地を出力し、書き込みデ
ータを図示しないデータ・バッファに設定すると共に書
き込みを示すためにＲＷ倍信号“Ｌ”にする。

このとき、内部アドレス・バス１４の最上位ビットのア
ドレスＰＡ２０が“Ｌ　１１であるため、第５図の場合
と同様に、ＳＲＡＭタイミング信号発生回路１３ｂが起
動され、アドレス・マルチプレクサ１５は内部アドレス
・バス１４のＰＡＯ〜ＰＡ１５をそのまま外部アドレス
・バス２１に出力する。従って、外部アドレス・バス２
１にはｒｌｏ００Ｊ番地が出力される。

起動されたＳＲＡＭタイミング信号発生回路１３ｂは、
ＲＷ倍信号“Ｌ　ＩＩであることからＳＲＤ信号を“Ｌ
　１１にし、またＳＲＡＭ２０ｂの動作タイミングに合
せてＲＷＴ信号を“Ｈｌ＋にする。この後、ＳＲＡＭタ
イミング信号発生回路１３ｂはＳＲＡＭ２０ｂに対する
データ■き込み動作が終了したことをＲＤＹ信号を“Ｈ
＋ｅにすることによってプロセッサ１１に知らせる。他
方、ＳＲＡＭ２０ｂはＳＲＤ信号が°″Ｌ　ＩＩに、Ｒ
ＷＴ信号が“ＨＩＴにされた模から所定時間の後にｒ１
０００Ｊ番地にデータ・バス２２上のデータを１き込む
。

次に第７図のタイミングチャートで示される動作につい
て説明する。これはプロセッサ１１がＤＲＡＭ２０ａを
アクセスしてその記憶データを読み込む場合であり、ま
ず、プロセッサ１１はＳＲＡＭ２０ｂをアクセスするた
め、例えば内部アドレス・バス１４にＮＦ１０００Ｊ番
地を出力し、読み込みを示すためにＲＷ倍信号゛Ｈ゛に
する。

メモリ種別判定回路１２は入力されたアドレスＰＡ２０
が“ＨＩＴであることを検出し、アクセス対象メモリが
ＤＲＡＭ２０ａであると判定する。そしてこの判定結果
に基づき、アドレス・マルチプレクサ１５に対して“Ｈ
ＩＴのＭＯＤＥ信号を出力し、かつＤＲＡＭタイミング
信号発生回路１３ａを起動させる。

起動されたＤＲＡＭタイミング信号発生回路１３ａは、
まずロウ・アドレスを出力するために、ＤＲＡＭ２０ａ
の動作タイミングに合せてＲＯＷＯｔＪＴ信号をＨ°′
にし、ＤＲＡＳ信号をＬ″にする。次にカラム・アドレ
スを出力するために、ＤＲＡＭ２０ａの動作タイミング
に合せてＲＯＷＯＵＴ信号を”Ｌ”にＬ、ＤＣＡＳ信号
ヲ１１　Ｌ　＃にする。このとき、プロセッサ１１から
のＲＷ信号は°°Ｈ°°にされていることから、ＤＲＡ
Ｍタイミング信号発生回路１３ａ１．ｔＤＲＤ信号を“
Ｈ”にする。

アドレス・マルチプレクサ１５では、ＭＯＤＥ信号がＨ
”であることから、ＤＲＡＭタイミング信号発生回路１
３ａからのＲＯＷＯＵＴ信号が“Ｈ”１７）トキ１．−
Ｇ、ｔＰＡ　１０〜ＰＡ　１１、ＲＯＷＯＵＴ−“Ｌ゛
′のときにはＰＡＯ〜ＰＡ９をそれぞれ外部アドレス・
バス２１に出力する。すなわち、ＤＲＡＭ２０ａにはロ
ウ・アドレスとカラム・アドレスとが時分割的に供給さ
れる。

この後、ＤＲＡＭタイミング信号発生回路１３ａはＤＲ
ＡＭ２０ａのデータ読み出し動作が終了したことをＲＤ
Ｙ信号を“Ｈ”にすることによってプロセッサ１１に知
らせる。他方、ＤＲＡＭ２０ｂはＤＲＡＳ信号とＤＣＡ
Ｓ信号が共に“Ｌ”にされ、かつＤＲＤ信号が“Ｈ”に
された後から所定時間の後にｒＦ１０００Ｊ番地からデ
ータを読み出す。

この読出しデータは、データ・バス２２を介してプロセ
ッサ１１に送られる。

第８図のタイミングチャートで示される動作は、プロセ
ッサ１１がＤＲＡＭ２０ａにデータの書き込みを行なう
場合のものである。このとき、ＤＲＡＭタイミング信号
発生回路１３ａがＤＲＤ信号を“°［”にすること以外
は第７図のときと同様であり、ＤＲＡＭ２０ａＧ（ｔＤ
ＲＤ信号が“Ｌ”ＩＣ６ｔｌＪ、：Ｉカら所定時間の後
にｒＦ１０００Ｊ番地に、プロセッサ１１から出力され
たデータ・バス２２上のデータを書き込む。

この実施例でも、メモリのアクセス開始時に、メモリ種
別判定回路１２がアクセスすべきメモリ種別を判定する
ので、プロセッサ１１はアクセスしているメモリの種別
に無関係にデータの読出し及び書き込みを行なうことが
できる。さらに、プロセッサ１ｃ１０側にのみメモリ種
別判定回路１２とアクセスすべきメモリＩＣ２０に対応
した数のタイミング信号発生回路１３及びアドレスマル
チプレクサ１５を設ければよく、メモリＩＣ２０側には
付加回路を設ける必要はなく、高速アクセスが実現され
る。

さらに、種別が異なる複数のメモリＩＣ２０に対して共
通のアドレス・バス２１を使用することができる。

次にこの発明の種々の変形例について説明する。

［変形例１］第２の実施例装置では、プロセッサ１１のメモリ・アド
レス空間を単純にＤＲＡＭとＳＲＡＭとに分けていたが
、これは３以上の複数のアドレス空間に分けてそれぞれ
のアドレス空間で種別が異なるメモリを選択するように
してもよい。

［変形例２］同種のメモリであるが、動作速度が異なるメモリを接続
するため、メモリの動作速度に合せた１１御信号を発生
するタイミング信号発生回路１３を必要な個数だけ設け
、メモリ種別判定回路１２ではアクセス・アドレスに対
応するメモリの種別の判定、すなわち動作速度を判定し
、この結果に基づいてタイミング信号発生回路１３を起
動するように構成してもよい。この場合、例えば高速Ｓ
ＲＡＭと低速ＳＲＡＭとを付加回路を用いることなしに
プロセッサＩＣ１０に接続することができる。

［変形例３］第１の実施例装置ではアドレス・バス２１とデータ・バ
ス２２とを複数のメモリ１ｃ２０で共用し、各メモリＩ
Ｃ２０に対して制御信号を伝達する制御ｌｌｌ１！１２
３についてはそれぞれ独立して設けるようにしている。

しかし、メモリ種別判定回路１２で判定した結果をプロ
セッサＩｃｌ０の外部に出力すると共に、同時には出力
されない制御信号を多重化して出力し、外部に設けられ
た付加回路により多重化制御信号を判定結果に−づいて
選択し、対応するメモリに供給するように構成してもよ
い。

このような変形が施された実施例装置の構成を第９図の
ブロック図に示す。この変形例装置ではＮ種の外部メモ
リＩＣ２０Ａ〜２ＯＮが設けられ、これに対応してプロ
セッサＩＣｌ０内にもＮｉｌのタイミング信号発生回路
１３Ａ〜１３Ｎが設けられている。

また、これらタイミング信号光主回路１３Ａ〜１３Ｎか
ら出力される制御信号はただ１系統の制御線２３を介し
てプロセッサＩＣ１０の外部に出力される。

さらにメモリ種別判定回路１２の判定結果は制御ａ線２
４に直接出力されるようになっている。

他方、メモリｌ０２０Ａ〜２ＯＮに対応してゲート回路
２５Ａ〜２５Ｎが設けられており、これら各ゲート回路
２５Ａ〜２５Ｎには上記制御線２３と２４の信号が並列
に供給されている。

ここで各ゲート回路２５Ａ〜２５Ｎはメモリ種別判定回
路１２の判定結果に基づいていずれか一つ゛が信号線２
３の制御信号を選択出力する。

このような構成によれば、わずかな付加回路（ゲート回
路２５）を設けることによって、多数のメモリＩＣを接
続する場合でも制御信号線２３を共用することができ、
プロセッサＩＣｌ０の外部端子数の増加を防ぐことがで
きる。

［変形例４］同種のメモリが多数設けられる場合には、メモリ種別判
定回路１２の判定結果を外部に出力し、他方、この判定
結果の論理和を取り、かつ同種のメモリに対してただ１
個のタイミング信号発生回路を設け、上記論理和信号に
基づいてこのタイミング信号発生回路を起動させること
によって、タイミング信号発生回路１３の個数を削減す
ることができる。

［変形例５］第１の実施例装置ではメモリ種別判定回路１２において
、プロセッサ１１が出力したアドレス信号に基づいてア
クセス対象メモリの判定を行なうようにしているが、こ
れはアドレス以外の情報、例えばプロセッサ１１の命令
フェッチ期間とデータ・アクセス期間とを区別するため
の信号に基づいてアクセス対象メモリの判定を行なうよ
うにしてもよい。この場合に命令フェッチ期間ではＳＲ
ＡＭがアクセス対象となり、データ・アクセス期間では
ＤＲＡＭがアクセス対象となる。

［変形例６］以上の各実施例では、メモリ種別判定回路１２の判定基
準としてのメモリ種別情報をプロセッサ１１が設定して
いるが、これはプロセッサＩＣ１０の外部から設定でき
るように構成してもよく、あるいは予め使用するメモリ
が決まっているような場合はメモリ種別判定回路１２内
に判定基準を固定的に保持させておくようにしてもよい
。

［変形例７］タイミング信号発生回路１３を異なるメモリＩＣ２０毎
に独立して設けるようにしているが、一つのタイミング
信号発生回路１３はメモリ種別判定回路１２の判定結果
に基づいて動作モードを切替えることができるような曙
能を持つものであってもよい。

特に、上記変形例２のように、同種のメモリではあるが
動作速度が異なるような場合、使用する制御信号の種類
は同じでタイミングのみが異なるので、このように構成
することで回路規模を削減することができる。

［変形例８］メモリ種別判定回路１２における判定の結果、異なるタ
イミング信号発生回路１３を起動させる一方、アクセス
対象とするメモリｌ０２０を重複させるように構成して
もよい。すなわち、第２図の実施例装置においてアドレ
ス・マルチプレクサ１５が出力するアドレスはプロセッ
サ１１が出力したアドレスの一部に制限するように構成
されていてもよい。

この実施例の構成を第１０図のブロック図に示す。

この第１０図の実施例装置では、プロセッサ１１はＰＡ
Ｏ〜ＰＡ２１からなる２２ビツトの拡張されたアドレス
を出力する。

またアクセス対象メモリＩＣとしてＤＲＡＭ２０ａとＳＲＡＭ２０ｂとが設けられている。

さらにこの実施例では、ＤＲＡＭの拡張された高速アク
セス方式であるページ・モード、スタティックカラム・
モード、ニブル・モード等の特殊アクセス方式が使用で
きる領域をＤＲＡＭ２Ｏａ内に設定している。すなわち
、プロセッサ１１がアクセス可能なメモリ領域は、第１
１図に示すように１６進数によって表坦されたｒｏ００
０００Ｊ番地からｒ２ＦＦＦＦＦＪ番地までとし、この
うちｒｏ０００００Ｊ番地からｒｏＯＦＦＦＦＪ番地ま
での領域１はＳＲＡＭ２０ｂに対応している。また、Ｎ
　０ＯＯＯＯＪ番地からｒ２ＦＦＦＦＦＪ番地までの領
域はＤＲＡＭ２０ａに対応しており、このうちのＮ　０
ＯＯＯＯＪ番地からｒｌ　ＦＦＦＦＦＪ番地までの領域２はＤＲＡＭ２０ａ
の通常アクセスモードに対応し、ｒ２００００ｏＪ番ｆ
ｌら［２ＦＦＦＦＦＪｌ地までの領域３はＤＲＡＭ２０
ａの高速アクセスモードに対応しているとする。

ＤＲＡＭ２０ａが二つの領域に分けられたことに対応し
て、プロセッサＩＣ１０内には、＾速用のＤＲＡＭタイ
ミング信号発生回路１３ａ　１　、低速用のＤＲＡＭタ
イミング信号発生回路１３ａ２とＳＲＡＭタイミング信
号発生回路１３ｂが設けられている。

この場合、プロセッサ１１からメモリ種別判定回路１２
に入力されるアクセス対象メモリの識別情報として、上
記内部アドレス・バス１４の上位２ビツトの信号ＰＡ２
０とＰＡ２１とがメモリ種別判定回路１２に供給される
。メモリ種別判定回路１２は、プロセッサ１１により予
め設定された種別情報と、プロセッサ１１が出力した識
別情報としてのアドレス信号（ＰＡ２０とＰＡ２１）と
の比較を行なって対象メモリの種別を判定する。

また、外部アドレス・バス２１に実際に出力されるアド
レスはＰＡＯ−ＰＡｌ　９の２０ビツトである。このた
め、Ｎ　０ＯＯＯＯＪ番地からＮ　ＦＦＦＦＦＪ番地も
しくはｒ２０００００Ｊ番地からｒ２ＦＦＦＦＦＪ番地
がアクセスされても、実際には同じＤＲＡＭ２０ａのｒ
ｏｏｏｏｏＯＪ番地からｒＯＦＦＦＦＦＪ番地がアクセ
スされることになる。

このような構成によれば、データを記憶するアドレス空
間をＮ　０ＯＯＯＯＪ番地からｒＩＦＦＦＦＦＪ番地に
、プロセッサ１１の命令コードを記憶するアドレス空間
をｒ２０００００Ｊ番地からｒ２ＦＦＦＦＦＪ番地にそ
れぞれ設定したとき、プロセッサ１１が命令の先行フェ
ッチ等を行なうときには連続するアドレス空間に記憶さ
れた命令を読み出すので、ＤＲＡＭの高速アクセスを有
効に使用することができ、プロセッサ１１の処理速度の
向上を図ることができる。ざらに、命令コードを記憶し
た領域の残りをデータ空間として同じＤＲＡＭを使用す
ることができるようになり、ＤＲＡＭの有効利用がなさ
れる。

［変形例９］タイミング信号発生回路１３は外部から入力された制御
信号に基づき、メモリ制御のためのＩｌｌ　ｔｌｌ信号
並びに終了信号の出力タイミングを変更するように構成
されていてもよい。例えば、タイミング信号発生回路１
３の対象としたメモリよりもさらに動作速度が遅いメモ
リを接続した場合、外部からウェイト信号を入力するこ
とで、アクセスの終了を遅らせるようにする。これによ
って、接続可能になるメモリの種別をさらに増加できる
という効果を得ることができる。

以上、上記各実施例ではデータ処ｙＩ装置としてのプロ
セッサのアクセス対象がメモリである場合につき種々説
明したが、これはアクセス対象がメモリの他に周辺装置
や他のプロセッサ等のデータ処理装置であってもこの発
明が適用されることは明白である。

［発明の効果〕以上説明したようにこの発明によれば、データ処理装置
に種別が異なる複数のアクセス対象装置を接続する場合
に、付加回路を全く必要しないかもしくはわずかな付加
回路を設けることによって実現でき、かつ高速アクセス
が実現できるバス制御装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例の構成を示すブロック
図、第２図はこの発明の第２の実施例のブロック図、第
３図は上記第２の実施例によるメモリ領域を示す図、第
４図は上記第２の実施例による内外部アドレスの関係を
示す図、第５図ないし第８図はそれぞれ上記第２の実施
例ｇｗのタイミングチャート、第９図及び第１０図はそ
れぞれこの発明の他の実施例による構成を示すブロック
図、第１１図は上記第１０図の実施例装置によるメモリ
領域を示す図である。１０・・・プロセッサＩｃ、１１・・・プロセッサ、１
２・・・メモリ種別判定回路、１３・・・タイミング信
号発生回路、１４・・・内部アドレス命バス、１５・・
・アドレスφマルチプレクサ、２０・・・メモリＩＣ，
２１・・・外部アドレス・バス、２２・・・データ・バ
ス、２３．２４・・・制御信号線、２５・・・ゲート回
路。出願人代理人　弁理士　鈴江武彦第２１！ｉｌ第３図第４図プロセッサアドレスバス　　　　　００１０００外部ア
ドレスバス　　　　　　　　　　　　１０００ＷＴＲｔ）Ｙ第５図ＲＷ　　　　　　　　　　　　（書込み）外部アドレス
バス　　　　　　　　　　　　　　１０００ＷＴＤＹ第６図外部アドレスバス　　　　　　ＰＡｌｏ−ＰＡ１９　　
　　　ＰＡＯ〜ＰＡ９ＲＯＷＯＬＩＴＤＹ第７図外部アドレスバス　　　　　　　ＰＡ１０〜ＰＡ１９　
　　　ＰＡＯ−ＰＡ９第８図第９図

Claims

【特許請求の範囲】

（１）データ処理手段と、上記データ処理手段のアクセ
ス対象となる種別が異なる複数のアクセス対象手段と、
上記データ処理手段と上記各アクセス対象手段との間に
設けられた共通のデータ・バス及びアドレス・バスと、
上記各アクセス対象手段の種別に応じた制御信号線を有
し、上記データ処理手段からアクセス制御信号が入力さ
れた際にこのアクセス制御信号を対応するアクセス対象
手段に適合した制御信号に変換して供給する複数の制御
信号発生手段と、上記データ処理手段から出力されるア
クセス対象識別情報に基づきアクセスすべきアクセス対
象手段を判定し、そのアクセス対象手段に対応した上記
制御信号発生手段を選択的に起動させる対象種別判定手
段とを具備したことを特徴とするバス制御装置。
（２）前記複数の各制御信号発生手段は、制御信号を出
力した後に終了信号を前記データ処理手段に供給するよ
うに構成されている特許請求の範囲第１項に記載のバス
制御装置。
（３）前記複数の各制御信号発生手段から出力される終
了信号の出力タイミングが外部から制御されるように構
成されている特許請求の範囲第２項に記載のバス制御装
置。
（４）前記複数の制御信号発生手段には共通の制御信号
線が設けられ、この制御信号線からの制御信号が前記各
アクセス対象手段に対応して設けられたゲート回路に並
列に供給され、これらゲート回路を前記対象種別判定手
段の判定結果に基づいて選択することにより制御信号発
生手段からの制御信号を対応するアクセス対象手段に供
給するようにした特許請求の範囲第１項に記載のバス制
御装置。
（５）前記対象種別判定手段は、前記データ処理手段か
ら出力されるアクセス対象識別情報と比較すべき種別情
報を保持している特許請求の範囲第１項に記載のバス制
御装置。
（６）前記対象種別判定手段で保持される種別情報が前
記データ処理手段によって設定される特許請求の範囲第
５項に記載のバス制御装置。
（７）前記アクセス対象識別情報が前記データ処理手段
から出力されるアドレス信号である特許請求の範囲第１
項に記載のバス制御装置。
（８）前記複数のアクセス対象手段に対して同一の制御
信号発生手段から出力される制御信号が供給される特許
請求の範囲第１項に記載のバス制御装置。
（９）前記データ処理手段から出力されるアドレス信号
を前記複数のアクセス対象手段に適合するアドレス信号
に変換するアドレス変換手段が設けられ、このアドレス
変換手段が前記対象種別判定手段及び制御信号発生手段
の出力で制御される特許請求の範囲第１項に記載のバス
制御装置。
（１０）複数の制御信号発生手段から出力される制御信
号が同一のアクセス対象手段に供給されている特許請求
の範囲第１項に記載のバス制御装置。
（１１）前記アクセス対象手段がメモリ装置である特許
請求の範囲第１項に記載のバス制御装置。