JPS6334652A - コンピユ−タ・メモリのアクセス方法およびシステム - Google Patents
コンピユ−タ・メモリのアクセス方法およびシステムInfo
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- JPS6334652A JPS6334652A JP62180185A JP18018587A JPS6334652A JP S6334652 A JPS6334652 A JP S6334652A JP 62180185 A JP62180185 A JP 62180185A JP 18018587 A JP18018587 A JP 18018587A JP S6334652 A JPS6334652 A JP S6334652A
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- memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、コンピュータのメモリーシステムに関し、更
に詳細には、データのアクセス速度および効率を高める
方法および装置に関する。
に詳細には、データのアクセス速度および効率を高める
方法および装置に関する。
多くのデータ処理システムでは、プロセッサの平均メモ
リ・アクセス時間を改善するのに、中央処理装［（ＣＰ
Ｕ）に接続した１キャッジ３−′″と呼称されている高
速バッファ・メモリを使用することが一般に行なわれて
いる。キャッシュの使用は、稼動中、データ処理システ
ムが高い周波舷でメモリのローカライズド（ｌｏｃａｌ
ｉｚｅｄ）領域をアクセスするであろうという前提に基
づいている。キャッシュは、代表的には主メモリに配置
された全データ・セットのサブセットを含み、かつ主メ
モリにおけるデータ位置を読出す必要なく、ＣＰＵによ
り非常に速くアクセスすることができる。
リ・アクセス時間を改善するのに、中央処理装［（ＣＰ
Ｕ）に接続した１キャッジ３−′″と呼称されている高
速バッファ・メモリを使用することが一般に行なわれて
いる。キャッシュの使用は、稼動中、データ処理システ
ムが高い周波舷でメモリのローカライズド（ｌｏｃａｌ
ｉｚｅｄ）領域をアクセスするであろうという前提に基
づいている。キャッシュは、代表的には主メモリに配置
された全データ・セットのサブセットを含み、かつ主メ
モリにおけるデータ位置を読出す必要なく、ＣＰＵによ
り非常に速くアクセスすることができる。
しかし、キャッシュを使用すれば、データ処理システム
はかなシ複雑になシ、またシステムのコストが非常に高
くなる。したがって、メモリ・アクセスを要求すること
は、キャッシュ・アーキテクチャの複雑性および高コス
トを認めるようなものでめった。新しい世代のりデユー
スト・インストラクション・セット・コンピュータ（Ｒ
Ｉ ＳＣ）では、処理速度は単一サイクルのメモＩＪ
ｅアクセスを必要としている。最新のメモリ・システム
は、一般に２００ナノ秒のサイクル時間（″サイクル”
時間は、メモリ・アクセスの開始から、メモリ・デイバ
イスによりデータを再び供給し得るまでの時間である）
を有するダイナミック自ランダム・アクセス・メモリ（
ＤＲＡＭ）を使用している。代表的ＤＲＡＭは２００ナ
ノ秒のサイクル時間を有しているが、特定のデイバイス
用の列アクセス／サイクル時間は通常たった４５ナノ秒
である（″アクセス時間”は列アドレス信号（ＣＡＳｌ
、すなわち、Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｉｇｎ
ａｌ ）の供給からデータをデータ・パスに供給するま
での時間である）。したがって、市販されているＤＲＡ
Ｍのサイクル時間は、同じデイバイスの列アクセス／サ
イクル時間の最高５倍となる。
はかなシ複雑になシ、またシステムのコストが非常に高
くなる。したがって、メモリ・アクセスを要求すること
は、キャッシュ・アーキテクチャの複雑性および高コス
トを認めるようなものでめった。新しい世代のりデユー
スト・インストラクション・セット・コンピュータ（Ｒ
Ｉ ＳＣ）では、処理速度は単一サイクルのメモＩＪ
ｅアクセスを必要としている。最新のメモリ・システム
は、一般に２００ナノ秒のサイクル時間（″サイクル”
時間は、メモリ・アクセスの開始から、メモリ・デイバ
イスによりデータを再び供給し得るまでの時間である）
を有するダイナミック自ランダム・アクセス・メモリ（
ＤＲＡＭ）を使用している。代表的ＤＲＡＭは２００ナ
ノ秒のサイクル時間を有しているが、特定のデイバイス
用の列アクセス／サイクル時間は通常たった４５ナノ秒
である（″アクセス時間”は列アドレス信号（ＣＡＳｌ
、すなわち、Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｉｇｎ
ａｌ ）の供給からデータをデータ・パスに供給するま
での時間である）。したがって、市販されているＤＲＡ
Ｍのサイクル時間は、同じデイバイスの列アクセス／サ
イクル時間の最高５倍となる。
後述するように、ＤＲＡＭ メモリにデータ記憶を適
切に割当て、かつ本発明の技術を使用することＫより、
コンピュータの主メモリはキャッシュとして有効に使用
できる。本発明は、別のキャッシュを必要とすることな
くコンピュータの主メモリを運＜シかも有効にアクセス
する、コンピュータ・システムにおいて使用される方法
および装置を開示している。本発明は、生メモリのロー
カライズド・サブセットを高速アクセスできるアーキテ
クチャにおいてスタティック列ＤＲＡＭを使用しておシ
、またバーチャル（ｖｉｒｔｕａｌ ）・メモリ技術を
用いているシステムにおいて使用するのに特に適してい
る。
切に割当て、かつ本発明の技術を使用することＫより、
コンピュータの主メモリはキャッシュとして有効に使用
できる。本発明は、別のキャッシュを必要とすることな
くコンピュータの主メモリを運＜シかも有効にアクセス
する、コンピュータ・システムにおいて使用される方法
および装置を開示している。本発明は、生メモリのロー
カライズド・サブセットを高速アクセスできるアーキテ
クチャにおいてスタティック列ＤＲＡＭを使用しておシ
、またバーチャル（ｖｉｒｔｕａｌ ）・メモリ技術を
用いているシステムにおいて使用するのに特に適してい
る。
本発明は、バーチャル（仮想）・メモリ技術を用いてい
るコンピュータ・システムにおいて特に使用される改善
されたメモリ・アーキテクチャを示している。プロセッ
サはダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）に記憶されたデータ１アクセスする行および列ア
ドレスを供給する。プロセッサにより供給されたバーチ
ャル・アドレスは、上位および下位ピットを含んでいる
。
るコンピュータ・システムにおいて特に使用される改善
されたメモリ・アーキテクチャを示している。プロセッ
サはダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）に記憶されたデータ１アクセスする行および列ア
ドレスを供給する。プロセッサにより供給されたバーチ
ャル・アドレスは、上位および下位ピットを含んでいる
。
本実施例では、バーテヤル上位ピットは行アドレスを表
わし、下位ビットは実・列アドレスを表わしている。パ
ーチャル行アドレスは、実・行アドレスに翻訳するメモ
リ管理袋ｆｉ（ＭＭＵ、すなわち、Ｍｅｍｏｒｙ Ｍａ
ｎａｇｅｍｅｎｔ Ｕｎｉｔ）に供給される。実・列ア
ドレスは翻訳しないでよい。コンピュータは現在のパー
チャル行アドレスと、ラッチに記憶された前の行アドレ
スとを比較する。現在の行アドレスと前の行アドレスが
整合（マツチ）しているならば、サイクル制御回路は全
メモリ・７エツチ・サイクルを開始し、かつ各ＲＡＳお
よびＣＡＳ信号とともに、ＤＲＡＭに行および列アドレ
スを供給して、ラッチの内容を更新する。メモリにおい
てデータを適切に構成することにより、連続的メモリ・
オペレーションがＤＲＡＭＫおける同じ行をアクセスす
る確率はかなシ高まる。このような構成を使用すること
により、本発明は記憶されたデータのサブセットに関す
るキャッシュ・メモリ・システムと同じような速度でデ
ータ検索を行なうことができる。また、ＤＲＡＭにおけ
る同じ行に治って記憶されたデータは、全メモリ・フェ
ッチ・すイクルに要する時間の４〜５倍速い速度でアク
セスできる。
わし、下位ビットは実・列アドレスを表わしている。パ
ーチャル行アドレスは、実・行アドレスに翻訳するメモ
リ管理袋ｆｉ（ＭＭＵ、すなわち、Ｍｅｍｏｒｙ Ｍａ
ｎａｇｅｍｅｎｔ Ｕｎｉｔ）に供給される。実・列ア
ドレスは翻訳しないでよい。コンピュータは現在のパー
チャル行アドレスと、ラッチに記憶された前の行アドレ
スとを比較する。現在の行アドレスと前の行アドレスが
整合（マツチ）しているならば、サイクル制御回路は全
メモリ・７エツチ・サイクルを開始し、かつ各ＲＡＳお
よびＣＡＳ信号とともに、ＤＲＡＭに行および列アドレ
スを供給して、ラッチの内容を更新する。メモリにおい
てデータを適切に構成することにより、連続的メモリ・
オペレーションがＤＲＡＭＫおける同じ行をアクセスす
る確率はかなシ高まる。このような構成を使用すること
により、本発明は記憶されたデータのサブセットに関す
るキャッシュ・メモリ・システムと同じような速度でデ
ータ検索を行なうことができる。また、ＤＲＡＭにおけ
る同じ行に治って記憶されたデータは、全メモリ・フェ
ッチ・すイクルに要する時間の４〜５倍速い速度でアク
セスできる。
以下、添付の図面に基づいて、本発明の実施例について
説明する。
説明する。
特にバーチャル・メモリ技術を用いたコンピュータ・シ
ステムにおいて使用される、改善されたメモリーアーキ
テクチャについて説明する。以下の説明において、特定
のメモリーデババイス、データ・レート、アーキテクチ
ャ、および構成部品は本発明の理解を助けるためのもの
であって、本発明はこれら特定の記載に限定されないこ
とは当業者には明白であろう。また、周知の回路につい
ては、不発ツｊを不必要に不明瞭にしないようブロック
形式で示している。
ステムにおいて使用される、改善されたメモリーアーキ
テクチャについて説明する。以下の説明において、特定
のメモリーデババイス、データ・レート、アーキテクチ
ャ、および構成部品は本発明の理解を助けるためのもの
であって、本発明はこれら特定の記載に限定されないこ
とは当業者には明白であろう。また、周知の回路につい
ては、不発ツｊを不必要に不明瞭にしないようブロック
形式で示している。
第１図は、本発臥：の概念をブロック形式で示している
。ダイナミック・ランダム・アクセス・メモＩＪ （Ｄ
ＲＡＭ） １０は、データ処理システムの１つのメそり
・デイバイスから成っている。本実施例では、ＤＲＡＭ
ＩＱは、アレイ中のデータ位置を識別する行および列ア
ドレスを有している形式のメモＩＪ ｅアレイを含んで
いる。ＤＲ，ＡＭｌ ０ ハ、スタティック列アクセス
を備えた現世代の１メガピツ）ＣＭＯＳダイナミックＲ
ＡＭであってもよい。このようなメモリ・デイバイスに
おいては、メモリ・アクセスの開始から目標データの出
力までのサイクル−タイムは２００ナノ秒のオーダであ
る。データは、データが配置されているメモリ・アレイ
中の物足の行ｆｔ識別する行アドレスを、行アドレス・
ストロープ（ＲＡＳ）信号とともに先ず供給することに
よってＤＲＡＭｌｏからアクセスされる。
。ダイナミック・ランダム・アクセス・メモＩＪ （Ｄ
ＲＡＭ） １０は、データ処理システムの１つのメそり
・デイバイスから成っている。本実施例では、ＤＲＡＭ
ＩＱは、アレイ中のデータ位置を識別する行および列ア
ドレスを有している形式のメモＩＪ ｅアレイを含んで
いる。ＤＲ，ＡＭｌ ０ ハ、スタティック列アクセス
を備えた現世代の１メガピツ）ＣＭＯＳダイナミックＲ
ＡＭであってもよい。このようなメモリ・デイバイスに
おいては、メモリ・アクセスの開始から目標データの出
力までのサイクル−タイムは２００ナノ秒のオーダであ
る。データは、データが配置されているメモリ・アレイ
中の物足の行ｆｔ識別する行アドレスを、行アドレス・
ストロープ（ＲＡＳ）信号とともに先ず供給することに
よってＤＲＡＭｌｏからアクセスされる。
その後、目標データを有するエネーブルされた行におけ
る特定の列を識別する列アドレスが列アドレス・ストロ
ーブ（ＣＡＳ）４号とともにＤ ＲＡＭ１０に供給され
る。代表的には、スタティック列ＤＲＡＭにおいて、列
アドレスとＣＡＳ信号の供給から、デイバイスによるデ
ータの出力までの時間は約４５ナノ秒である。列アドレ
スとＣＡＳ信号の供給から、データ出力までの期間は、
メモリΦデイバイスの１列アクセス”時間と呼称２れて
いる。このように、メモリ・サイクルはデイバイスの列
アクセス／サイクル速度の長さの約５倍である。
る特定の列を識別する列アドレスが列アドレス・ストロ
ーブ（ＣＡＳ）４号とともにＤ ＲＡＭ１０に供給され
る。代表的には、スタティック列ＤＲＡＭにおいて、列
アドレスとＣＡＳ信号の供給から、デイバイスによるデ
ータの出力までの時間は約４５ナノ秒である。列アドレ
スとＣＡＳ信号の供給から、データ出力までの期間は、
メモリΦデイバイスの１列アクセス”時間と呼称２れて
いる。このように、メモリ・サイクルはデイバイスの列
アクセス／サイクル速度の長さの約５倍である。
最新の世代のスタティック列ＤＲＡＭメモリーデイバイ
スでは、一旦行アドレスおよびＲＡＳストローブ信号が
供給てれると、適当な列アドレスおよびＣＡＳ信号を供
給することにより、行アドレスおよびＲＡＳ信号を貴び
供給する必要なく、エネーブルされた行に配置されたど
のデータ・エレメントでもアクセスすることができる。
スでは、一旦行アドレスおよびＲＡＳストローブ信号が
供給てれると、適当な列アドレスおよびＣＡＳ信号を供
給することにより、行アドレスおよびＲＡＳ信号を貴び
供給する必要なく、エネーブルされた行に配置されたど
のデータ・エレメントでもアクセスすることができる。
前にエネーブルされた行に記憶されたデータのアクセス
は、メモリ・アレイにおける他の行に記憶されたデータ
をアクセスするのとは反対に、非常に速く（約４５ナノ
秒）行なわれる。
は、メモリ・アレイにおける他の行に記憶されたデータ
をアクセスするのとは反対に、非常に速く（約４５ナノ
秒）行なわれる。
プロセッサの平均アクセス時間を改善するため、中央処
理装置に接続された１キヤツシユ”メモリを使用するこ
とは、高速データ処理においては一般的なことである。
理装置に接続された１キヤツシユ”メモリを使用するこ
とは、高速データ処理においては一般的なことである。
キャッシュは、システムの主メモリ中に配置されたデー
タのサブセットを含み、かつ主メモリにおけるデータ位
置を読出す必要がなく、プロセッサにより非常に高速に
アクセスできる。通常、高速処理システムでは、プロセ
ッサによる単一サイクル中メモリ・アクセスを行なうに
は、キャッシュ・メモリが必要とてれている。
タのサブセットを含み、かつ主メモリにおけるデータ位
置を読出す必要がなく、プロセッサにより非常に高速に
アクセスできる。通常、高速処理システムでは、プロセ
ッサによる単一サイクル中メモリ・アクセスを行なうに
は、キャッシュ・メモリが必要とてれている。
しかし、前に述べたように、キャッシュを使用すると、
データ処理システムのコストおよび複雑さが著しく増大
してしまう。したがって、後述するように、本発明は、
キャッシュの必要をなくし、しかも主メモリ中のロー力
うイズド（ｌｏｃａｌ １ｚｅｄ）領域の高速アクセス
を行なうメモリ・システムを提供する。データがＤＩ（
、ＡＭｌｏ（第１図）中に適切に配置されているならば
、ららかしめエネーブルされた行に配置されているどの
データ・エレメントでもシステムの単一クロック・サイ
クルにおいてアクセスすることかできることは、当業者
には明白であろう。したがって、メモリ・アレイにデー
タを適切に記憶することにより、プロセッサは主メモリ
のロー力うイズド・サブセットをキャッシュとして有効
に使用することができる。
データ処理システムのコストおよび複雑さが著しく増大
してしまう。したがって、後述するように、本発明は、
キャッシュの必要をなくし、しかも主メモリ中のロー力
うイズド（ｌｏｃａｌ １ｚｅｄ）領域の高速アクセス
を行なうメモリ・システムを提供する。データがＤＩ（
、ＡＭｌｏ（第１図）中に適切に配置されているならば
、ららかしめエネーブルされた行に配置されているどの
データ・エレメントでもシステムの単一クロック・サイ
クルにおいてアクセスすることかできることは、当業者
には明白であろう。したがって、メモリ・アレイにデー
タを適切に記憶することにより、プロセッサは主メモリ
のロー力うイズド・サブセットをキャッシュとして有効
に使用することができる。
第１図において、プロセッサ（図示せず）は、ＤＲＡＭ
ｌＧに記憶されている目標データをアクセスする行アド
レス１２と列アドレス１４とを備えている。列アドレス
１４は、後述するようにＤＢ。
ｌＧに記憶されている目標データをアクセスする行アド
レス１２と列アドレス１４とを備えている。列アドレス
１４は、後述するようにＤＢ。
ＡＭｌｏに行アドレスまたは列アドレスのいずれかを選
択的に供給するマルチプレクサ１６に供給される。行ア
ドレス１２Ｆｉ、ラッチ１８と比較器２０に供給される
。サイクル制御回路２２は、マルチプレクサ１６の他、
ラッチ１８と比較器２０に接続され、データをアクセス
するためＤＲＡＭｌｏＫＲＡＳおよびＣＡＳ信号を供給
する。第１図に示されているメモリ・システムへ初期行
アドレス１２と列アドレス１４を供給すると、比較器２
０は、前の全ＲＡＳ％ＣＡＳメモリ・サイクルにおいて
データをアクセスするのに使用された前の行アドレス（
ＲＡ（ｉ−１））と現在の行アドレス１２ （ＲＡ（ｉ
））とを比較する。ラッチに記憶された行アドレスが、
プロセッサにより供給された現在の行アドレスと整合（
マツチ）しない場合、サイクル制御回路２２は、その後
現在の行アドレスがラッチに記憶されるようにラッチ１
Ｂをクロックし、かつＤＲＡＭＩＯＫ現在の行アドレス
１２を供給するようマルチプレクサ１６に信号を送る。
択的に供給するマルチプレクサ１６に供給される。行ア
ドレス１２Ｆｉ、ラッチ１８と比較器２０に供給される
。サイクル制御回路２２は、マルチプレクサ１６の他、
ラッチ１８と比較器２０に接続され、データをアクセス
するためＤＲＡＭｌｏＫＲＡＳおよびＣＡＳ信号を供給
する。第１図に示されているメモリ・システムへ初期行
アドレス１２と列アドレス１４を供給すると、比較器２
０は、前の全ＲＡＳ％ＣＡＳメモリ・サイクルにおいて
データをアクセスするのに使用された前の行アドレス（
ＲＡ（ｉ−１））と現在の行アドレス１２ （ＲＡ（ｉ
））とを比較する。ラッチに記憶された行アドレスが、
プロセッサにより供給された現在の行アドレスと整合（
マツチ）しない場合、サイクル制御回路２２は、その後
現在の行アドレスがラッチに記憶されるようにラッチ１
Ｂをクロックし、かつＤＲＡＭＩＯＫ現在の行アドレス
１２を供給するようマルチプレクサ１６に信号を送る。
さらに、サイクル制御回路２２は、メモリ・アレイ中の
目標の行がエネーブルされるようＤＲＡＭＩＯＫＲＡＳ
信号を送る。その後、サイクル制御回路２２は、マルチ
プレクサ１６を介してＤＲＡＭｌｏに列アドレス１４を
供給し、さらにアレイ中のアクセスされるべき特定のデ
ータを識別する適当なＣＡＳ信号をＤＲＡＭに送る。続
いて、ＤＲＡＭｌｏは、代表的にはデータ・バス（図示
せず）を介して選択されたデータをプロセッサに供給ス
る。
目標の行がエネーブルされるようＤＲＡＭＩＯＫＲＡＳ
信号を送る。その後、サイクル制御回路２２は、マルチ
プレクサ１６を介してＤＲＡＭｌｏに列アドレス１４を
供給し、さらにアレイ中のアクセスされるべき特定のデ
ータを識別する適当なＣＡＳ信号をＤＲＡＭに送る。続
いて、ＤＲＡＭｌｏは、代表的にはデータ・バス（図示
せず）を介して選択されたデータをプロセッサに供給ス
る。
現在の行アドレスＲＡ（ｉ）が、ランチ１８に記憶され
ている前の行アドレスＲＡ（ｉ−１）と同じ場合には、
サイクル制御回路２２はＤＲＡＭｌｏに現在の列アドレ
ス１４を供給し、かつＣＡＳ信号を発生する。前に述べ
たように、ＤＲＡＭ１０中の特定の行がエネーブルされ
ると、その行におけるデータ・エレメントのアクセスは
非常に速く行なわれる。第１図に示した本実施例では、
前のデータ・サイクルにおいてエネーブルされた行に記
憶されたデータをアクセスするには、単にＤＲＡＭｉＱ
に列アドレス１４を供給するだけでよい。したがって、
現在の行アドレスが直前の行アドレスと同じ場合には、
現在の行アドレスをＤＲＡＭに再び供給し、またさらに
別のＲＡＳ＠号を供給する必要はなく、メモリをアクセ
スするには現在の列アドレスとＣＡＳ信号を供給するだ
けでよい。代表的な用途では、本発明を使用することに
より、代表的な２００ナノ秒ではなく約４５ナノ秒で、
ＤＲＡＭｌｏに記憶されているデータをアクセスするこ
とができる。
ている前の行アドレスＲＡ（ｉ−１）と同じ場合には、
サイクル制御回路２２はＤＲＡＭｌｏに現在の列アドレ
ス１４を供給し、かつＣＡＳ信号を発生する。前に述べ
たように、ＤＲＡＭ１０中の特定の行がエネーブルされ
ると、その行におけるデータ・エレメントのアクセスは
非常に速く行なわれる。第１図に示した本実施例では、
前のデータ・サイクルにおいてエネーブルされた行に記
憶されたデータをアクセスするには、単にＤＲＡＭｉＱ
に列アドレス１４を供給するだけでよい。したがって、
現在の行アドレスが直前の行アドレスと同じ場合には、
現在の行アドレスをＤＲＡＭに再び供給し、またさらに
別のＲＡＳ＠号を供給する必要はなく、メモリをアクセ
スするには現在の列アドレスとＣＡＳ信号を供給するだ
けでよい。代表的な用途では、本発明を使用することに
より、代表的な２００ナノ秒ではなく約４５ナノ秒で、
ＤＲＡＭｌｏに記憶されているデータをアクセスするこ
とができる。
また、ワーキングｅメモリ・システムにおいては、単一
のダイナミックＲＡＭではなくメモリの複数バンクが使
用されることは、当業者には明白であろう。第１図に示
されたシステムを具体化するためには、メモリ・バンク
中の同じ行の複数シーケンシャル・アクセスの確率が著
しく増すように、メモリの複数バンクにデータを配置す
る必要がある。頻繁に使用されるデータがこの方法でメ
モリ中に配置されているならば、非常に高価で複雑なキ
ャッシュ・システムのかわシに主メモリを使用すること
ができる。
のダイナミックＲＡＭではなくメモリの複数バンクが使
用されることは、当業者には明白であろう。第１図に示
されたシステムを具体化するためには、メモリ・バンク
中の同じ行の複数シーケンシャル・アクセスの確率が著
しく増すように、メモリの複数バンクにデータを配置す
る必要がある。頻繁に使用されるデータがこの方法でメ
モリ中に配置されているならば、非常に高価で複雑なキ
ャッシュ・システムのかわシに主メモリを使用すること
ができる。
第２図に示すように、バーチャル・メモリ技術を使用し
ているデータ処理システムにおいて２つのバンク、すな
わちＤＲＡＭバンク″Ａ”とＤＲＡＭバンク″′Ｂ″を
有している実施例に基づいて本発明について説明する。
ているデータ処理システムにおいて２つのバンク、すな
わちＤＲＡＭバンク″Ａ”とＤＲＡＭバンク″′Ｂ″を
有している実施例に基づいて本発明について説明する。
なお、不必要に複雑にしないよう、本発明を説明する上
で必要なアドレス、制御およびデータ・ラインしか示し
ていない。しかし、実直に具体化するには、他のライン
、デイバイスおよびサポート回路が心安なことは、当業
者には明白であろう。
で必要なアドレス、制御およびデータ・ラインしか示し
ていない。しかし、実直に具体化するには、他のライン
、デイバイスおよびサポート回路が心安なことは、当業
者には明白であろう。
プロセッサ３０は、バーチャル・アドレス・バス３２に
沿って本発明のメモリ・システムと連絡している。バー
チャル・アドレス・バス３２は、マルチビットのワード
の形式でアドレスを送る複数のラインを含んでいる。代
表的には、プロセッサＵ１６−３２ビットの間のアドレ
ス・バスを使用し、これによりビットはアドレス・バス
を形ｆｔしているラインすなわちワイヤに沿って並列に
伝送される。本実施例では、アドレス・バス３２を介し
て送られるアドレスは、下位ビットがＤＲＡＭメモリの
直接（実）アドレス・セグメントを形成し、また下位ビ
ットがライン３４に治ってバーチャル・アドレス・バス
３２から分離されるように、構成されている。後述する
ように、王立（芙）アドレス・ビットは、ＤＲＡＭバン
クＡとＤＲＡＭバンクＢに記憶されている目標データ用
の列アドレスから成っている。上位アドレス・ビットは
、主メモＩＪＤＲＡＭバンクＡ、Ｂに記憶されたデータ
用の行アドレスに対応するバーチャル・アドレス・セグ
メントを形成している（たとえば、不出属人に譲渡され
た米国特許第４．５２７．２３２号および第４．５５０
．３６８号参照）。
沿って本発明のメモリ・システムと連絡している。バー
チャル・アドレス・バス３２は、マルチビットのワード
の形式でアドレスを送る複数のラインを含んでいる。代
表的には、プロセッサＵ１６−３２ビットの間のアドレ
ス・バスを使用し、これによりビットはアドレス・バス
を形ｆｔしているラインすなわちワイヤに沿って並列に
伝送される。本実施例では、アドレス・バス３２を介し
て送られるアドレスは、下位ビットがＤＲＡＭメモリの
直接（実）アドレス・セグメントを形成し、また下位ビ
ットがライン３４に治ってバーチャル・アドレス・バス
３２から分離されるように、構成されている。後述する
ように、王立（芙）アドレス・ビットは、ＤＲＡＭバン
クＡとＤＲＡＭバンクＢに記憶されている目標データ用
の列アドレスから成っている。上位アドレス・ビットは
、主メモＩＪＤＲＡＭバンクＡ、Ｂに記憶されたデータ
用の行アドレスに対応するバーチャル・アドレス・セグ
メントを形成している（たとえば、不出属人に譲渡され
た米国特許第４．５２７．２３２号および第４．５５０
．３６８号参照）。
バーチャル・アドレス・セグメントから成る上位ビット
は、バーチャル会アドレス・バス３２に保持されている
。図示のように、上位バーチャルΦビットは、上位フィ
ジカルのアドレスに翻訳するためメモリ管理装ｆｉｔ（
ＭＭＵ）３８に供給される。
は、バーチャル会アドレス・バス３２に保持されている
。図示のように、上位バーチャルΦビットは、上位フィ
ジカルのアドレスに翻訳するためメモリ管理装ｆｉｔ（
ＭＭＵ）３８に供給される。
本実施例では、ＭＭＵ３８は、ファーストΦスタティッ
クＲＡＭのような比較的高速のランダム中アクセス・メ
モリ装置である。ＭＭＵ３８は、入力としてプロセッサ
３０により供給された上位バーチャル・アドレスを受化
し、出力としてライン４０に治って、翻訳されたフィジ
カル（実）アドレスを供給し、これはＤＲＡＭバンクＡ
、Ｈにおける目標データの実際のフィジカル行アドレス
を指定する。ＭＭＵ３８は、参照のため本明細沓に記載
されている米国特許第４．５２７．２３２号に示されて
いるようなメモリ管理装置の形式であってもよい。
クＲＡＭのような比較的高速のランダム中アクセス・メ
モリ装置である。ＭＭＵ３８は、入力としてプロセッサ
３０により供給された上位バーチャル・アドレスを受化
し、出力としてライン４０に治って、翻訳されたフィジ
カル（実）アドレスを供給し、これはＤＲＡＭバンクＡ
、Ｈにおける目標データの実際のフィジカル行アドレス
を指定する。ＭＭＵ３８は、参照のため本明細沓に記載
されている米国特許第４．５２７．２３２号に示されて
いるようなメモリ管理装置の形式であってもよい。
ラッチ４２ｔｄ、バーチャルφアドレス書バス３２に接
続され、かつ比較器４３はラッチ４２の他、バーチャル
・アドレス・バス３２に接続されている。同様に、ラッ
テ４４は、バーチャル・アドレス傘バス３６に接続式れ
、芒らに比較器４８に接続されている。比較器４８は、
プロセッサ３０からバーチャル・アドレス会バス３２を
介して供給された現在のバーチャル・アドレスとラッテ
４４の内容とを比較する。図示のように、比較器４３．
４８の出力は、ＯＲゲート５０を介してサイクル制御回
路５５に接続している。すなわち、比較器４３．４８の
出力間のＯＲ動作の結果が、サイクル制御回路５５に送
られる。以下に詳述するように、サイクル制＠１回路５
５は、ＤＲＡＭバンクＡ、Ｂに適当なＲＡＳ、ＣＡＳ信
号を供給する他、ラッチ４２．４４のクロッキングおよ
びマルチプレクサ６０の選択を制御する。
続され、かつ比較器４３はラッチ４２の他、バーチャル
・アドレス・バス３２に接続されている。同様に、ラッ
テ４４は、バーチャル・アドレス傘バス３６に接続式れ
、芒らに比較器４８に接続されている。比較器４８は、
プロセッサ３０からバーチャル・アドレス会バス３２を
介して供給された現在のバーチャル・アドレスとラッテ
４４の内容とを比較する。図示のように、比較器４３．
４８の出力は、ＯＲゲート５０を介してサイクル制御回
路５５に接続している。すなわち、比較器４３．４８の
出力間のＯＲ動作の結果が、サイクル制御回路５５に送
られる。以下に詳述するように、サイクル制＠１回路５
５は、ＤＲＡＭバンクＡ、Ｂに適当なＲＡＳ、ＣＡＳ信
号を供給する他、ラッチ４２．４４のクロッキングおよ
びマルチプレクサ６０の選択を制御する。
ＭＭＵ３８は、プロセッサ３０により供給されたバーチ
ャル・アドレスの凧下位翻訳フィジカル拳ビットをライ
ン６２を介してラッチ４２のチップ・エネーブル（ＣＥ
）ボートに供給する。ラッチ４２またはラッチ４４のい
ずれかを選択するには、最下位翻訳法フィジカル・ビッ
トの状態が使用される（本実施例では、２つのメモリ・
バンクに対して最下位翻訳法フィジカル・ビットだけが
必要とされている）。たとえば、最下位翻訳法フィジカ
ル・ビットが論理Ｏの場合、このビットはラッチ４４に
供給され（しかし、これはＯなので、ラッチ４４をエネ
ーブルしない）、かつインバータ６３によ’） ＋’ｕ
ｉｆｆｉ理１に反転されてラッテ４２に供給され、それ
によりラッチ４２をエネーブルする。
ャル・アドレスの凧下位翻訳フィジカル拳ビットをライ
ン６２を介してラッチ４２のチップ・エネーブル（ＣＥ
）ボートに供給する。ラッチ４２またはラッチ４４のい
ずれかを選択するには、最下位翻訳法フィジカル・ビッ
トの状態が使用される（本実施例では、２つのメモリ・
バンクに対して最下位翻訳法フィジカル・ビットだけが
必要とされている）。たとえば、最下位翻訳法フィジカ
ル・ビットが論理Ｏの場合、このビットはラッチ４４に
供給され（しかし、これはＯなので、ラッチ４４をエネ
ーブルしない）、かつインバータ６３によ’） ＋’ｕ
ｉｆｆｉ理１に反転されてラッテ４２に供給され、それ
によりラッチ４２をエネーブルする。
逆に言えば、ラッチ４４は、バーチャル・アドレスの最
下位翻訳法フィジカル・ビットカ論理１の場合にエネー
ブルされる。第２図に示すように、最下位翻訳法フィジ
カル・ビットはサイクル制御装置５５に供給され、かつ
このビット（または、３つ以上のメモリ・バンクの場合
、複数のビット）Ｋより、サイクルｆｌｉｌＪ １ｉｉ
ｌ装Ｍ５５はどのＤＲＡＭバンク・データをアクセスす
べきかを識別する。
下位翻訳法フィジカル・ビットカ論理１の場合にエネー
ブルされる。第２図に示すように、最下位翻訳法フィジ
カル・ビットはサイクル制御装置５５に供給され、かつ
このビット（または、３つ以上のメモリ・バンクの場合
、複数のビット）Ｋより、サイクルｆｌｉｌＪ １ｉｉ
ｌ装Ｍ５５はどのＤＲＡＭバンク・データをアクセスす
べきかを識別する。
たとえは、プロセッサ３０は、ＤＲＡＭバンクＡに配置
されたデータに対応するバーチャル・アドレス・バス３
２を介してバーチャル・アドレスを供給すると仮定する
。前述したように、バンク中の列アドレスに対応する下
位ビットは笑アドレス・セグメントから成り、かつ分離
されてライン３４を介してマルチプレクサ６０に送られ
る。Ｉ）ＲＡＭバンクＡ中の行アドレスに対応するアド
レスのバーチャル・セグメントはバーチャル・アドレス
・バス３２に供給され、かつ翻訳畜れた上位ビットがラ
イン４０に唱ってマルチプレクサ６０に送られるように
八ｆＭ０３８により直ちに膨訳される。
されたデータに対応するバーチャル・アドレス・バス３
２を介してバーチャル・アドレスを供給すると仮定する
。前述したように、バンク中の列アドレスに対応する下
位ビットは笑アドレス・セグメントから成り、かつ分離
されてライン３４を介してマルチプレクサ６０に送られ
る。Ｉ）ＲＡＭバンクＡ中の行アドレスに対応するアド
レスのバーチャル・セグメントはバーチャル・アドレス
・バス３２に供給され、かつ翻訳畜れた上位ビットがラ
イン４０に唱ってマルチプレクサ６０に送られるように
八ｆＭ０３８により直ちに膨訳される。
さらに、最下位翻訳済フィジカルーピットはライン６２
を介してラッチ４２．４４に送られる。本実施例では、
最下位翻訳済フィジカル・ビットが論理０の場合、論理
０はインバータ６３により論理１に反転されるので、ラ
ッチ４２はエネーブル嘔れる。バーチャル・アドレスは
比較器４３とエネーブルされたラッチ４２に同時に供給
される。
を介してラッチ４２．４４に送られる。本実施例では、
最下位翻訳済フィジカル・ビットが論理０の場合、論理
０はインバータ６３により論理１に反転されるので、ラ
ッチ４２はエネーブル嘔れる。バーチャル・アドレスは
比較器４３とエネーブルされたラッチ４２に同時に供給
される。
なお、現在のバーテヤル行アドレスはラッチ４２に供給
されるか、そのラッチ４２は前のバーチャル行アドレス
を含み、またラッチがクロック嘔れるまで削のバーチャ
ル行アドレスを含み続ける。
されるか、そのラッチ４２は前のバーチャル行アドレス
を含み、またラッチがクロック嘔れるまで削のバーチャ
ル行アドレスを含み続ける。
比較器４３は、現在のバーチャル行アドレスと、ラッチ
４２に記憶てれている前のバーテヤル行アドレスとを比
較する。比較器４３．４８の出力は、ＯＲゲート５０と
サイクル制御装ｆｉ１．５５に送られる。比較器４３ま
たは比較器４８のいずれかが、現在の行バーチャル・ア
ドレスとラッチの内容との間の整合を識別した場合、Ｏ
Ｒゲート５０は整合があることを表示し、ライン６５を
介してサイクル制御装置５５に信号を供給する。各比較
器の出力も、サイクル制御装［５５に直接的に接続し、
どのラッチ／比較回路が整合を識別したかを識別する。
４２に記憶てれている前のバーテヤル行アドレスとを比
較する。比較器４３．４８の出力は、ＯＲゲート５０と
サイクル制御装ｆｉ１．５５に送られる。比較器４３ま
たは比較器４８のいずれかが、現在の行バーチャル・ア
ドレスとラッチの内容との間の整合を識別した場合、Ｏ
Ｒゲート５０は整合があることを表示し、ライン６５を
介してサイクル制御装置５５に信号を供給する。各比較
器の出力も、サイクル制御装［５５に直接的に接続し、
どのラッチ／比較回路が整合を識別したかを識別する。
現在の行バーチャル・アドレスとラッチ４２の内容との
１０１に振合があるこの例では、サイクル制御装置５５
は、列アドレスから成る実アドレス・セグメントをフィ
ジカル・アドレスΦバス７０とＤ）ｔＡＭバンクＡとに
送るよう、マルチプレクサ６０に信号を送る。サイクル
制御装置５５はまた、必要な列アドレス信号（ＣＡＳ
Ａ）を供給する。その後、ＤＲＡＭバンク人はスタティ
ック列ダイナミックＲＡＭのアクセス時間内（約４５ナ
ノ秒）に目標データをデータ・バス（図示せず）に供給
する。したがって、整合がある場合には、本発明はバー
チャル行アドレスを再び供給する必要がなくしかも目標
データをアクセスするのに要していたさらに別のＲＡＳ
化号信号要としない。なお、代表的にはＣＡＳ信号ライ
ンは局状態に保持はれていて、低状態に供給され、また
ＲＡＳラインはデータ・アクセスのため代表的には低状
態にあることは当業者には明白であろう。本発明の動作
の順序については第３図に基づいて説明する。
１０１に振合があるこの例では、サイクル制御装置５５
は、列アドレスから成る実アドレス・セグメントをフィ
ジカル・アドレスΦバス７０とＤ）ｔＡＭバンクＡとに
送るよう、マルチプレクサ６０に信号を送る。サイクル
制御装置５５はまた、必要な列アドレス信号（ＣＡＳ
Ａ）を供給する。その後、ＤＲＡＭバンク人はスタティ
ック列ダイナミックＲＡＭのアクセス時間内（約４５ナ
ノ秒）に目標データをデータ・バス（図示せず）に供給
する。したがって、整合がある場合には、本発明はバー
チャル行アドレスを再び供給する必要がなくしかも目標
データをアクセスするのに要していたさらに別のＲＡＳ
化号信号要としない。なお、代表的にはＣＡＳ信号ライ
ンは局状態に保持はれていて、低状態に供給され、また
ＲＡＳラインはデータ・アクセスのため代表的には低状
態にあることは当業者には明白であろう。本発明の動作
の順序については第３図に基づいて説明する。
現在のバーチャル行アドレスとラッチ４２に記憶された
前の行アドレスとの間に整合がない場合には、サイクル
制御装置ｈ５５はライン４０の翻訳された（現在、笑）
行アドレスをフィジカル・アドレス・バス７０に泊って
メモリーバンク人に送るよう、マルチプレクサ６０に信
号を送る。同時に、サイクル制御１４１装＆５５はバン
クＡにＲＡＳ高も号を発生し、かつ現在のバーチャル行
アドレスがそこに６己憶でれるように、エネーフ゛ルさ
れたラッチ、すなわちラッチ４２をクロックするクロッ
ク・ライン７２に氾ってクロック信号を供給する。
前の行アドレスとの間に整合がない場合には、サイクル
制御装置ｈ５５はライン４０の翻訳された（現在、笑）
行アドレスをフィジカル・アドレス・バス７０に泊って
メモリーバンク人に送るよう、マルチプレクサ６０に信
号を送る。同時に、サイクル制御１４１装＆５５はバン
クＡにＲＡＳ高も号を発生し、かつ現在のバーチャル行
アドレスがそこに６己憶でれるように、エネーフ゛ルさ
れたラッチ、すなわちラッチ４２をクロックするクロッ
ク・ライン７２に氾ってクロック信号を供給する。
その後、几Ａｓラインは低状態になシ、マルチプレクサ
６０は、バンクＡに列アドレスを定義する笑アドレス・
セグメントを供給し、また低ＣＡＳも号を供給する。ラ
ッチ４２０更新を含んでいるこの全メモリ・サイクル拳
アクセス、および、それらの各ストローブを伴う行およ
び列アドレスの供爪丁とか完了すると、データねメモリ
・バンクＡによりデータ・バス（図示せず）に泊ってプ
ロセッサに供給される。なお、全メモリ・アクセス・サ
イクルが必要とでれている場合には目標データを得る本
発明の時間は、コンピュータの主メモリにおけるデータ
を得る標準的なメそり・アクセス技術を使用した他のコ
ンピュータシステムの時間と同じであることは当業者に
は明白であろう。しかし、現在のバーチャル行アドレス
と前に記憶されたバーチャル行アドレスとの間に整合が
ある場合には、本発明はメモリ・アクセス速度な尤しく
改善する。
６０は、バンクＡに列アドレスを定義する笑アドレス・
セグメントを供給し、また低ＣＡＳも号を供給する。ラ
ッチ４２０更新を含んでいるこの全メモリ・サイクル拳
アクセス、および、それらの各ストローブを伴う行およ
び列アドレスの供爪丁とか完了すると、データねメモリ
・バンクＡによりデータ・バス（図示せず）に泊ってプ
ロセッサに供給される。なお、全メモリ・アクセス・サ
イクルが必要とでれている場合には目標データを得る本
発明の時間は、コンピュータの主メモリにおけるデータ
を得る標準的なメそり・アクセス技術を使用した他のコ
ンピュータシステムの時間と同じであることは当業者に
は明白であろう。しかし、現在のバーチャル行アドレス
と前に記憶されたバーチャル行アドレスとの間に整合が
ある場合には、本発明はメモリ・アクセス速度な尤しく
改善する。
さらに、第２図に示されている本発明を使用することに
より、コンピュータ・システムは、翻訳てれたバーチャ
ル行アドレスに基づいたある棟のデータ、具体的には最
下位翻訳済フィジカル行アドレス・ビットに対してメモ
リ・バンクを割当てることができる。一般に、はとんど
のコンピュータ・システムでは、プロセッサ拳メモリ・
フェッチの約５０％がインストラクション用で、メモリ
・フェッチの約５０％がデータ片である。現在の世代の
ＲＩＳＣプロセッサにおいては、メモリ−７エツチ動作
の約２０％がデータを得るためで、フェッチ動作の約８
０％がインストラクションを得るためである。したがっ
て、本発明を使用することにより、メモリのローカライ
ズドΦサブセットを非常に速くアクセスすることができ
るように、１つ以上のメモリ・バンクに有効な１キヤツ
シユ”を定義することができる。言い換えれば、コンピ
ュータ・システムの動作システムは、メモリに記憶され
たインストラクションおよびデータを見のがさずに、た
とえば偶数のメモリーバンクにはデータを、奇数のメモ
リ・バンクにはインストラクションを配置することがで
きる。したがって、同じバーチャル行アドレスを有する
ＤＲＡＭバンクに対するプロセッサによるシーケンシャ
ル−メモリ・アクセスの確率は著しく増加する。第２図
に示すような本発明のハードウェアに関して、このよう
なメモリ・システム・アーキテクチャを使用することに
より、多くの場合別のキャッシュ・システムを必要とし
ないですむ。さらに、第２図はダイナミックＲ，ＡＭメ
モリの２つのバンクを示しているが、各バンクが対応す
るラッチと比較器回路を有し、かつ特５巳のラッチをエ
ネーブルするのに使用される最下位翻訳済フィジカル・
ビットの数が、使用はれるダイナミックＲＡ Ｍバンク
の数の関数であるような複数のバンクであってもよいこ
とは、当業者には明白であろう。
より、コンピュータ・システムは、翻訳てれたバーチャ
ル行アドレスに基づいたある棟のデータ、具体的には最
下位翻訳済フィジカル行アドレス・ビットに対してメモ
リ・バンクを割当てることができる。一般に、はとんど
のコンピュータ・システムでは、プロセッサ拳メモリ・
フェッチの約５０％がインストラクション用で、メモリ
・フェッチの約５０％がデータ片である。現在の世代の
ＲＩＳＣプロセッサにおいては、メモリ−７エツチ動作
の約２０％がデータを得るためで、フェッチ動作の約８
０％がインストラクションを得るためである。したがっ
て、本発明を使用することにより、メモリのローカライ
ズドΦサブセットを非常に速くアクセスすることができ
るように、１つ以上のメモリ・バンクに有効な１キヤツ
シユ”を定義することができる。言い換えれば、コンピ
ュータ・システムの動作システムは、メモリに記憶され
たインストラクションおよびデータを見のがさずに、た
とえば偶数のメモリーバンクにはデータを、奇数のメモ
リ・バンクにはインストラクションを配置することがで
きる。したがって、同じバーチャル行アドレスを有する
ＤＲＡＭバンクに対するプロセッサによるシーケンシャ
ル−メモリ・アクセスの確率は著しく増加する。第２図
に示すような本発明のハードウェアに関して、このよう
なメモリ・システム・アーキテクチャを使用することに
より、多くの場合別のキャッシュ・システムを必要とし
ないですむ。さらに、第２図はダイナミックＲ，ＡＭメ
モリの２つのバンクを示しているが、各バンクが対応す
るラッチと比較器回路を有し、かつ特５巳のラッチをエ
ネーブルするのに使用される最下位翻訳済フィジカル・
ビットの数が、使用はれるダイナミックＲＡ Ｍバンク
の数の関数であるような複数のバンクであってもよいこ
とは、当業者には明白であろう。
また、本発明は第１図〜第３図に基づいて説明されてき
たが、これら図面は図示の目的だけのものであって、他
の多くのメモリに対しても使用できることは言うまでも
ない。
たが、これら図面は図示の目的だけのものであって、他
の多くのメモリに対しても使用できることは言うまでも
ない。
第１図は本発明の特徴を示しているブロック図である。
第２図は本発明の実施例を示している旺細なブロック図
である。 第３図は第２図に示した実施例の動作シーケンスを示し
たフローチャートである。 １０・・・−ＤＲＡＭｌ １２・・・・行アドレス、１
４−−−− 列アドレス、１６・φΦ・マルチプレクサ
、１８＃・・ｅラッチ、２０拳・・・比較器、２２・φ
・・サイクル制御装置、３０・・・・プロセッサ、３２
−・・０バーテヤル０アドレス・バス、４２，４４・・
−・ラッチ、４３゜４８・・・拳比戟器、３８−φ・−
ＭＭＵ、５５魯・・・サイクル制御装置、６０１１・・
・マルチプレクサ。
である。 第３図は第２図に示した実施例の動作シーケンスを示し
たフローチャートである。 １０・・・−ＤＲＡＭｌ １２・・・・行アドレス、１
４−−−− 列アドレス、１６・φΦ・マルチプレクサ
、１８＃・・ｅラッチ、２０拳・・・比較器、２２・φ
・・サイクル制御装置、３０・・・・プロセッサ、３２
−・・０バーテヤル０アドレス・バス、４２，４４・・
−・ラッチ、４３゜４８・・・拳比戟器、３８−φ・−
ＭＭＵ、５５魯・・・サイクル制御装置、６０１１・・
・マルチプレクサ。
Claims (27)
- （１）データの位置を識別する行および列アドレスと、
上記行および列アドレスがアレイに一旦供給されると、
行アドレス・ストローブ（ＲＡＳ）および列アドレス・
ストローブ（ＣＡＳ）信号とを供給することによりデー
タをアクセスするように、少くとも１つのメモリ・アレ
イにデータが記憶されているコンピュータ・メモリのア
クセス方法において： 上記アレイにおける目標データに対応する現在の行およ
び列アドレスを発生する過程； クロック信号を受信すると、前に発生された行アドレス
をラッチ装置に記憶する過程； 上記ラッチ装置に記憶された上記前の行アドレスと上記
現在の行アドレスを比較する過程；上記前の行アドレス
が上記現在の行アドレスと異なる場合には上記ＲＡＳ信
号の他上記現在の行アドレスが上記アレイに供給され、
上記目標データをアクセスするため上記列アドレスと上
記ＣＡＳ信号が供給され、かつ上記ラッチ装置に上記現
在の行アドレスを記憶するためクロック信号をさらに供
給し、また上記現在の行アドレスが上記ラッチ装置に記
憶された上記前の行アドレスと同じ場合には、上記目標
データをアクセスするため上記列アドレスとＣＡＳ信号
を供給すればよいように、上記アレイに上記列アドレス
と上記ＣＡＳ信号を供給する過程； から成り、上記現在の行アドレスと前の行アドレスが同
じ場合、上記目標データを得るのに上記行アドレスを再
び供給する必要をなくすことにより、メモリ・アクセス
速度を増すようにしたことを特徴とするコンピュータ・
メモリのアクセス方法。 - （２）特許請求の範囲第１項記載のアクセス方法におい
て、コンピュータ・メモリはメモリ・アレイのＮ個のバ
ンクを含んでいることを特徴とするアクセス方法。 - （３）特許請求の範囲第２項記載のアクセス方法におい
て、ラッチ装置はＮ個のラッチを含み、かつ比較する過
程は、メモリ・アレイの各バンクに対してそれぞれ対応
するＮ個の比較器を使用することにより行なわれること
を特徴とするアクセス方法。 - （４）特許請求の範囲第３項記載のアクセス方法におい
て、各メモリ・アレイは、スタティック列アクセスを有
するダイナミック・ランダム・アクセス・メモリから成
ることを特徴とするアクセス方法。 - （５）特許請求の範囲第４項記載のアクセス方法におい
て、行アドレスは、バーチャル・アドレスで、アレイに
供給される前にメモリ管理装置（ＭＭＵ）により実・行
アドレスに翻訳されることを特徴とするアクセス方法。 - （６）特許請求の範囲第５項記載のアクセス方法におい
て、行および列アドレスはプロセッサにより供給される
ことを特徴とするアクセス方法。 - （７）特許請求の範囲第６項記載のアクセス方法におい
て、Ｎ個の比較器の出力はＯＲゲートに接続され、上記
ＯＲゲートの出力はサイクル制御装置に接続されている
ことを特徴とするアクセス方法。 - （８）特許請求の範囲第７項記載のアクセス方法におい
て、Ｎ個の比較器の出力は、サイクル制御装置に接続さ
れていることを特徴とするアクセス方法。 - （９）特許請求の範囲第８項記載のアクセス方法におい
て、ＭＭＵからのＹ個の最下位翻訳済フィジカル・ビッ
トは、上記Ｙビットの値がラッチおよびメモリ・バンク
の少くとも１つに対応し、上記対応しているラツチをエ
ネーブルするように、上記ラッチに接続していることを
特徴とするアクセス方法。 - （１０）特許請求の範囲第９項記載のアクセス方法にお
いて、メモリ・アレイのＮ個のバンクにおけるデータは
、上記バンクのいくつかが他のバンクに比較して、デー
タよりも高い割合のインストラクションを記憶するよう
に構成されていることを特徴とするアクセス方法。 - （１１）特許請求の範囲第１０項記載のアクセス方法に
おいて、データは、前のアクセスと同じ行アドレスに対
する連続的メモリ・アクセスの確率を著しく増大するよ
うに構成されていることを特徴とするアクセス方法。 - （１２）特許請求の範囲第１１項記載のアクセス方法に
おいて、データ記憶はプロセッサにより実行されるイン
ストラクションから成るオペレーティング・システムに
より制御されることを特徴とするアクセス方法。 - （１３）特許請求の範囲第１２項記載のアクセス方法に
おいて、発生された列アドレスは実アドレスであること
を特徴とするアクセス方法。 - （１４）メモリ・アレイを含みかつデータを記憶するメ
モリ装置にして、アレイ中のデータの位置を識別する行
および列アドレスと、上記行および列アドレスが一旦供
給されると、行アドレス・ストロープ（ＲＡＳ）および
列アドレス・ストロープ（ＣＡＳ）信号とをアレイに供
給することによりデータをアクセスするようにしたメモ
リ装置； 上記アレイ中の目標データに対応する上記行および列ア
ドレスを発生するアドレス発生装置；上記アドレス発生
装置に接続し、行アドレスを受信し、かつクロック信号
を受信すると上記行アドレスを記憶するラッチ装置； 上記ラッチ装置と上記アドレス発生装置とに接続し、か
つ上記アドレス発生装置からの現在の行アドレスと、上
記ラッチ装置に現在記憶されている前の行アドレスとを
比較する比較器装置；上記比較器装置、上記ラッチ装置
、および上記メモリ装置とに接続し、かつ上記現在の行
アドレスが上記前のアドレスとは異なる場合には上記ア
レイに上記現在の行アドレスを供給しまた上記ＲＡＳ信
号を発生し、さらに目標データをアクセスするよう上記
アレイに上記列アドレスおよびＣＡＳ信号を供給しまた
上記ラッチ装置をクロックし、それにより上記現在の行
アドレスを記憶するようにしたサイクル制御装置にして
、上記現在の行アドレスが上記前の行アドレスと同じ場
合には上記アレイに上記列アドレスおよびＣＡＳ信号を
供給し、したがつて上記目標データをアクセスするには
上記列アドレスおよびＣＡＳ信号だけを供給すればよい
ようにしたサイクル制御装置； から成り、上記現在および前の行アドレスが等しい場合
上記目標データを得るため、上記行アドレスを再供給す
る必要をなくすことにより、上記システムのメモリ・ア
クセス速度を増すようにしたことを特徴とするメモリ・
アクセス・システム。 - （１５）特許請求の範囲第１４項記載のメモリ・アクセ
ス・システムにおいて、メモリ装置はメモリ・アレイの
Ｎ個のバンクを含んでいることを特徴とするメモリ・ア
クセス・システム。 - （１６）特許請求の範囲第１４項記載のメモリ・アクセ
ス・システムにおいて、ラッチ装置は、Ｎ個のラッチを
含み、かつ比較器装置はＮ個の比較器を含み、それぞれ
メモリ・アレイの各バンクに対応していることを特徴と
するメモリ・アクセス・システム。 - （１７）特許請求の範囲第１６項記載のメモリ・アクセ
ス・システムにおいて、各メモリ・アレイは、スタティ
ック行アクセスを有するダイナミック・ランダム・アク
セス・メモリから成ることを特徴とするメモリ・アクセ
ス・システム。 - （１８）特許請求の範囲第１７項記載のメモリ・アクセ
ス・システムにおいて、行アドレスはバーチャル・アド
レスで、かつアレイに供給される前にメモリ管理装置（
ＭＭＵ）により実・行アドレスに翻訳されることを特徴
とするメモリ・アドレス・システム。 - （１９）特許請求の範囲第１８項記載のメモリ・アクセ
ス・システムにおいて、アドレス発生装置はプロセッサ
から成ることを特徴とするメモリ・アドレス・システム
。 - （２０）特許請求の範囲第１９項記載のメモリ・アクセ
ス・システムにおいて、Ｎ個の比較器の出力はＯＲゲー
トに接続し、かつ上記ＯＲゲートの出力はサイクル制御
装置に接続していることを特徴とするメモリ・アクセス
・システム。 - （２１）特許請求の範囲第２０項記載のメモリ・アクセ
ス・システムにおいて、Ｎ個の比較器の出力はサイクル
制御装置に接続していることを特徴とするメモリ・アク
セス・システム。 - （２２）特許請求の範囲第２１項記載のメモリ・アクセ
ス・システムにおいて、ＭＭＵからのＹ個の最下位翻訳
フィジカル・ビットは、上記Ｙ個のビットの値がラッチ
とメモリ・バンクの少くとも１つに対応し、上記対応す
るラッチをエネーブルするように、ラッチに接続してい
ることを特徴とするメモリ・アクセス・システム。 - （２３）特許請求の範囲第２２項記載のメモリ・アクセ
ス・システムにおいて、メモリ・アレイのＮ個のバンク
におけるデータは、上記バンクのいくつかが、他のバン
クに比較して、データよりも高い割合のインストラクシ
ョンを記憶するように構成されていることを特徴とする
メモリ・アクセス・システム。 - （２４）特許請求の範囲第２３項記載のメモリ・アクセ
ス・システムにおいて、データ構成は、前のアクセスと
同じ行アドレスに対する連続的メモリ・アクセスの確率
を著しく増大するようになつていることを特徴とするメ
モリ・アクセス・システム。 - （２５）特許請求の範囲第２４項記載のメモリ・アクセ
ス・システムにおいて、データ記憶は、プロセッサによ
り実行されるインストラクションから成るオペレーティ
ング・システムにより制御されることを特徴とするメモ
リ・アクセス・システム。 - （２６）特許請求の範囲第２５項記載のメモリ・アクセ
ス・システムにおいて、アドレス発生装置により供給さ
れた列アドレスは実アドレスであることを特徴とするメ
モリ・アクセス・システム。 - （２７）特許請求の範囲第２６項記載のメモリ・アクセ
ス・システムにおいて、翻訳された実・行アドレスおよ
び実・列アドレスは、サイクル制御装置の指令でマルチ
プレクサによりメモリ・アレイに選択的に送られること
を特徴とするメモリ・アクセス・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US890.075 | 1986-07-24 | ||
| US06/890,075 US4803621A (en) | 1986-07-24 | 1986-07-24 | Memory access system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6334652A true JPS6334652A (ja) | 1988-02-15 |
| JPH083802B2 JPH083802B2 (ja) | 1996-01-17 |
Family
ID=25396226
Family Applications (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06103163A (ja) * | 1990-10-26 | 1994-04-15 | Samsung Semiconductor Inc | 記憶装置 |
Families Citing this family (80)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2714944B2 (ja) * | 1987-08-05 | 1998-02-16 | 三菱電機株式会社 | 半導体記憶装置 |
| US5179687A (en) * | 1987-09-26 | 1993-01-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device containing a cache and an operation method thereof |
| US5051889A (en) * | 1987-10-23 | 1991-09-24 | Chips And Technologies, Incorporated | Page interleaved memory access |
| GB2215498A (en) * | 1988-02-01 | 1989-09-20 | Tsb International Inc | Expandable reconfigurable memory circuit |
| IT1216086B (it) * | 1988-03-15 | 1990-02-22 | Honeywell Bull Spa | Memoria tampone ad indirizzamento pseudo virtuale. |
| IT1216087B (it) * | 1988-03-15 | 1990-02-22 | Honeywell Bull Spa | Sistema di memoria con selezione predittiva di modulo. |
| US5301278A (en) * | 1988-04-29 | 1994-04-05 | International Business Machines Corporation | Flexible dynamic memory controller |
| US4974146A (en) * | 1988-05-06 | 1990-11-27 | Science Applications International Corporation | Array processor |
| US5230067A (en) * | 1988-05-11 | 1993-07-20 | Digital Equipment Corporation | Bus control circuit for latching and maintaining data independently of timing event on the bus until new data is driven onto |
| US4937791A (en) * | 1988-06-02 | 1990-06-26 | The California Institute Of Technology | High performance dynamic ram interface |
| US4870622A (en) * | 1988-06-24 | 1989-09-26 | Advanced Micro Devices, Inc. | DRAM controller cache |
| JPH0774994B2 (ja) * | 1988-09-21 | 1995-08-09 | 株式会社日立製作所 | バッファ記憶制御装置のｏｓｃ検出方式 |
| GB2226666B (en) * | 1988-12-30 | 1993-07-07 | Intel Corp | Request/response protocol |
| US4937734A (en) * | 1989-02-21 | 1990-06-26 | Sun Microsystems, Inc. | High speed bus with virtual memory data transfer and rerun cycle capability |
| US5121487A (en) * | 1989-02-21 | 1992-06-09 | Sun Microsystems, Inc. | High speed bus with virtual memory data transfer capability using virtual address/data lines |
| US5097483A (en) * | 1989-02-21 | 1992-03-17 | Sun Microsystems, Inc. | Tri-statable bus with apparatus to drive bus line to first level and then second level for predetermined time before turning off |
| US4967397A (en) * | 1989-05-15 | 1990-10-30 | Unisys Corporation | Dynamic RAM controller |
| US5329629A (en) * | 1989-07-03 | 1994-07-12 | Tandem Computers Incorporated | Apparatus and method for reading, writing, and refreshing memory with direct virtual or physical access |
| US5440749A (en) * | 1989-08-03 | 1995-08-08 | Nanotronics Corporation | High performance, low cost microprocessor architecture |
| US4951246A (en) * | 1989-08-08 | 1990-08-21 | Cray Research, Inc. | Nibble-mode dram solid state storage device |
| US5163131A (en) * | 1989-09-08 | 1992-11-10 | Auspex Systems, Inc. | Parallel i/o network file server architecture |
| WO1991004540A1 (en) * | 1989-09-08 | 1991-04-04 | Auspex Systems, Inc. | Multiple facility operating system architecture |
| JPH03113794A (ja) * | 1989-09-22 | 1991-05-15 | Toshiba Corp | 半導体記憶装置 |
| DE3932103C2 (de) * | 1989-09-26 | 1998-01-15 | Siemens Ag | Schaltungsanordnung für Cache-Speicher |
| US5280601A (en) * | 1990-03-02 | 1994-01-18 | Seagate Technology, Inc. | Buffer memory control system for a magnetic disc controller |
| GB2246001B (en) * | 1990-04-11 | 1994-06-15 | Digital Equipment Corp | Array architecture for high speed cache memory |
| JP2862948B2 (ja) * | 1990-04-13 | 1999-03-03 | 三菱電機株式会社 | 半導体記憶装置 |
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| US6324120B2 (en) | 1990-04-18 | 2001-11-27 | Rambus Inc. | Memory device having a variable data output length |
| US5995443A (en) * | 1990-04-18 | 1999-11-30 | Rambus Inc. | Synchronous memory device |
| US6751696B2 (en) | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
| US5247630A (en) * | 1990-07-09 | 1993-09-21 | The United States Of America As Represented By The Secretary Of The Navy | M-dimensional computer memory with m-1 dimensional hyperplane access |
| US5479640A (en) * | 1990-08-31 | 1995-12-26 | International Business Machines Corporation | Memory access system including a memory controller with memory redrive circuitry |
| JPH0682339B2 (ja) * | 1990-08-31 | 1994-10-19 | インターナショナル・ビジネス・マシーンズ・コーポレイション | メモリ・アクセス・システムおよび方法 |
| US5249282A (en) * | 1990-11-21 | 1993-09-28 | Benchmarq Microelectronics, Inc. | Integrated cache memory system with primary and secondary cache memories |
| US5274786A (en) * | 1990-11-28 | 1993-12-28 | Hewlett-Packard Company | Microprocessor memory bus interface for inhibiting relatching of row address portions upon subsequent accesses including a same row address portion |
| US5247643A (en) * | 1991-01-08 | 1993-09-21 | Ast Research, Inc. | Memory control circuit for optimizing copy back/line fill operation in a copy back cache system |
| US5301292A (en) * | 1991-02-22 | 1994-04-05 | Vlsi Technology, Inc. | Page mode comparator decode logic for variable size DRAM types and different interleave options |
| US5289584A (en) * | 1991-06-21 | 1994-02-22 | Compaq Computer Corp. | Memory system with FIFO data input |
| US5430857A (en) * | 1993-01-04 | 1995-07-04 | Intel Corporation | Method and apparatus for translating logical addresses into physical addresses using odd/even translation tables |
| US5682515A (en) * | 1993-01-25 | 1997-10-28 | Benchmarq Microelectronics, Inc. | Low power set associative cache memory with status inhibit of cache data output |
| JPH06301596A (ja) * | 1993-04-09 | 1994-10-28 | Mitsubishi Electric Corp | マイクロプロセッサ |
| US5606650A (en) * | 1993-04-22 | 1997-02-25 | Apple Computer, Inc. | Method and apparatus for storage and retrieval of a texture map in a graphics display system |
| JP3751018B2 (ja) * | 1993-06-03 | 2006-03-01 | ネットワーク・アプライアンス・インコーポレイテッド | ライトエニウエアファイルシステムレイアウト |
| EP0701716B1 (en) * | 1993-06-03 | 2002-08-14 | Network Appliance, Inc. | Method and file system for allocating blocks of files to storage space in a RAID disk system |
| US6138126A (en) * | 1995-05-31 | 2000-10-24 | Network Appliance, Inc. | Method for allocating files in a file system integrated with a raid disk sub-system |
| US6604118B2 (en) | 1998-07-31 | 2003-08-05 | Network Appliance, Inc. | File system image transfer |
| US7174352B2 (en) | 1993-06-03 | 2007-02-06 | Network Appliance, Inc. | File system image transfer |
| EP0701715A4 (en) * | 1993-06-04 | 1999-11-17 | Network Appliance Corp | METHOD FOR PROVIDING PARITY IN A RAID SUBSYSTEM USING REMANENT MEMORY |
| US5813028A (en) * | 1993-10-12 | 1998-09-22 | Texas Instruments Incorporated | Cache read miss request invalidation prevention method |
| JPH07281948A (ja) * | 1994-04-06 | 1995-10-27 | Mitsubishi Electric Corp | メモリ制御装置 |
| US5594913A (en) * | 1994-09-16 | 1997-01-14 | Philips Electronics North America Corporation | High speed memory access system for a microcontroller with directly driven low order address bits |
| US5809539A (en) * | 1995-04-27 | 1998-09-15 | Hitachi, Ltd. | Processor system having address allocation and address lock capability adapted for a memory comprised of synchronous DRAMs |
| JP3739797B2 (ja) * | 1995-10-06 | 2006-01-25 | パトリオット サイエンティフィック コーポレイション | 縮小命令セット・コンピューター・マイクロプロセッサーの構造 |
| US6470405B2 (en) * | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
| US5761694A (en) * | 1995-11-30 | 1998-06-02 | Cirrus Logic, Inc. | Multi-bank memory system and method having addresses switched between the row and column decoders in different banks |
| US5815673A (en) * | 1996-03-01 | 1998-09-29 | Samsung Electronics Co., Ltd. | Method and apparatus for reducing latency time on an interface by overlapping transmitted packets |
| US6266379B1 (en) | 1997-06-20 | 2001-07-24 | Massachusetts Institute Of Technology | Digital transmitter with equalization |
| US6457130B2 (en) | 1998-03-03 | 2002-09-24 | Network Appliance, Inc. | File access control in a multi-protocol file server |
| US6317844B1 (en) | 1998-03-10 | 2001-11-13 | Network Appliance, Inc. | File server storage arrangement |
| US6559851B1 (en) | 1998-05-21 | 2003-05-06 | Mitsubishi Electric & Electronics Usa, Inc. | Methods for semiconductor systems for graphics processing |
| US6535218B1 (en) | 1998-05-21 | 2003-03-18 | Mitsubishi Electric & Electronics Usa, Inc. | Frame buffer memory for graphic processing |
| US6504550B1 (en) | 1998-05-21 | 2003-01-07 | Mitsubishi Electric & Electronics Usa, Inc. | System for graphics processing employing semiconductor device |
| US6661421B1 (en) | 1998-05-21 | 2003-12-09 | Mitsubishi Electric & Electronics Usa, Inc. | Methods for operation of semiconductor memory |
| US6343984B1 (en) | 1998-11-30 | 2002-02-05 | Network Appliance, Inc. | Laminar flow duct cooling system |
| ATE390788T1 (de) * | 1999-10-14 | 2008-04-15 | Bluearc Uk Ltd | Vorrichtung und verfahren zur hardware-ausführung oder hardware-beschleunigung von betriebssystemfunktionen |
| US7493607B2 (en) | 2002-07-09 | 2009-02-17 | Bluerisc Inc. | Statically speculative compilation and execution |
| US7457822B1 (en) | 2002-11-01 | 2008-11-25 | Bluearc Uk Limited | Apparatus and method for hardware-based file system |
| US8041735B1 (en) | 2002-11-01 | 2011-10-18 | Bluearc Uk Limited | Distributed file system and method |
| US20050114850A1 (en) | 2003-10-29 | 2005-05-26 | Saurabh Chheda | Energy-focused re-compilation of executables and hardware mechanisms based on compiler-architecture interaction and compiler-inserted control |
| US7996671B2 (en) | 2003-11-17 | 2011-08-09 | Bluerisc Inc. | Security of program executables and microprocessors based on compiler-architecture interaction |
| US8607209B2 (en) | 2004-02-04 | 2013-12-10 | Bluerisc Inc. | Energy-focused compiler-assisted branch prediction |
| US20060129740A1 (en) * | 2004-12-13 | 2006-06-15 | Hermann Ruckerbauer | Memory device, memory controller and method for operating the same |
| DE602006002606D1 (de) | 2005-04-29 | 2008-10-16 | Network Appliance Inc | System und verfahren zur erzeugung einheitlicher bilder einer menge von datenobjekten |
| US20070294181A1 (en) * | 2006-05-22 | 2007-12-20 | Saurabh Chheda | Flexible digital rights management with secure snippets |
| US20080126766A1 (en) | 2006-11-03 | 2008-05-29 | Saurabh Chheda | Securing microprocessors against information leakage and physical tampering |
| US20080154379A1 (en) * | 2006-12-22 | 2008-06-26 | Musculoskeletal Transplant Foundation | Interbody fusion hybrid graft |
| KR100924303B1 (ko) | 2008-02-22 | 2009-11-02 | 인하대학교 산학협력단 | 메모리 어드레스의 모니터링 방법 및 장치 |
| TWI428918B (zh) * | 2009-09-29 | 2014-03-01 | Silicon Motion Inc | 記憶裝置以及記憶裝置之資料存取方法 |
| US8694755B1 (en) | 2010-03-17 | 2014-04-08 | Ambarella, Inc. | Virtual memory management for real-time embedded devices |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3394354A (en) * | 1965-11-30 | 1968-07-23 | Ibm | Multiple word random access memory |
| US3413613A (en) * | 1966-06-17 | 1968-11-26 | Gen Electric | Reconfigurable data processing system |
| US4156905A (en) * | 1974-02-28 | 1979-05-29 | Ncr Corporation | Method and apparatus for improving access speed in a random access memory |
| IT1052771B (it) * | 1975-12-31 | 1981-07-20 | Olivetti C E C S P A | Dispositivo di indirizzamento di una memoria |
| US4081701A (en) * | 1976-06-01 | 1978-03-28 | Texas Instruments Incorporated | High speed sense amplifier for MOS random access memory |
| US4106109A (en) * | 1977-02-01 | 1978-08-08 | Ncr Corporation | Random access memory system providing high-speed digital data output |
| US4368515A (en) * | 1981-05-07 | 1983-01-11 | Atari, Inc. | Bank switchable memory system |
| US4527232A (en) * | 1982-07-02 | 1985-07-02 | Sun Microsystems, Inc. | High-speed memory and memory management system |
| US4550368A (en) * | 1982-07-02 | 1985-10-29 | Sun Microsystems, Inc. | High-speed memory and memory management system |
| US4725945A (en) * | 1984-09-18 | 1988-02-16 | International Business Machines Corp. | Distributed cache in dynamic rams |
| EP0182501A3 (en) * | 1984-11-20 | 1988-01-20 | Tektronix, Inc. | Memory mapping method and apparatus |
-
1986
- 1986-07-24 US US06/890,075 patent/US4803621A/en not_active Expired - Lifetime
-
1987
- 1987-05-27 GB GB8712443A patent/GB2193017B/en not_active Expired - Fee Related
- 1987-06-04 CA CA000538832A patent/CA1278875C/en not_active Expired - Fee Related
- 1987-07-21 JP JP62180185A patent/JPH083802B2/ja not_active Expired - Fee Related
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-
1991
- 1991-02-19 SG SG88/91A patent/SG8891G/en unknown
- 1991-04-11 HK HK274/91A patent/HK27491A/xx not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06103163A (ja) * | 1990-10-26 | 1994-04-15 | Samsung Semiconductor Inc | 記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| HK27491A (en) | 1991-04-19 |
| GB2193017B (en) | 1990-08-29 |
| GB2193017A (en) | 1988-01-27 |
| DE3724317A1 (de) | 1988-01-28 |
| JPH083802B2 (ja) | 1996-01-17 |
| FR2602070A1 (fr) | 1988-01-29 |
| GB8712443D0 (en) | 1987-07-01 |
| FR2602070B1 (fr) | 1994-04-01 |
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| CA1278875C (en) | 1991-01-08 |
| DE3724317C2 (ja) | 1991-08-14 |
| SG8891G (en) | 1991-06-21 |
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