JPS63207181A - 半導体材料 - Google Patents
半導体材料Info
- Publication number
- JPS63207181A JPS63207181A JP62041201A JP4120187A JPS63207181A JP S63207181 A JPS63207181 A JP S63207181A JP 62041201 A JP62041201 A JP 62041201A JP 4120187 A JP4120187 A JP 4120187A JP S63207181 A JPS63207181 A JP S63207181A
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- JP
- Japan
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は透明絶縁基板上に薄膜トランジスタの活性層と
して使用するポリシリコン（以下、ｐｏｌｙ−３ｉ）層
が形成された半導体材料に関する。
して使用するポリシリコン（以下、ｐｏｌｙ−３ｉ）層
が形成された半導体材料に関する。
一般に、等倍イメージセンサ−や液晶ディスプレイ等を
駆動する大面積透明絶縁基板上に高密度に配置された薄
膜トランジスタ（以下、ＴＰＴと称する）あるいはＳ’
ＯＩは、その高速応答性能が最も重要である。通常、Ｔ
ＰＴの活性層やＳ○工のＳｉ膜を構成する半導体膜とし
てはアモルファスＳｉ （以下、ａ−５ｉ：Ｈ）膜やｐ
ｏｌｙ −５ｉ膜が用いられているが、高速スイッチン
グ速度が要求される場合にはａ −ｓｉ： Ｈ膜をより
もキャリア移動度の大きいｐｏｌｙ −Ｓｉ膜が用いら
れている。そして、このようなｐｏｌｙ −Ｓｉ膜のキ
ャリア移動度をより大きくするために、ｐｏｌｙ −Ｓ
ｉ膜を薄膜化して熱処理し、結晶粒径をより大きくする
ことが試みられている。しかし、ｐｏｌｙ −Ｓｉ膜は
通常、減圧ＣＶＤ法等により透明絶縁基板上に形成され
るため、その表面性があまり良くない。従って、このｐ
ｏｌｙ −Ｓｉ膜を活性層としてその上にゲートを形成
した場合、ゲートリーク等の不具合が生じやすいという
問題点を有するものであった。
駆動する大面積透明絶縁基板上に高密度に配置された薄
膜トランジスタ（以下、ＴＰＴと称する）あるいはＳ’
ＯＩは、その高速応答性能が最も重要である。通常、Ｔ
ＰＴの活性層やＳ○工のＳｉ膜を構成する半導体膜とし
てはアモルファスＳｉ （以下、ａ−５ｉ：Ｈ）膜やｐ
ｏｌｙ −５ｉ膜が用いられているが、高速スイッチン
グ速度が要求される場合にはａ −ｓｉ： Ｈ膜をより
もキャリア移動度の大きいｐｏｌｙ −Ｓｉ膜が用いら
れている。そして、このようなｐｏｌｙ −Ｓｉ膜のキ
ャリア移動度をより大きくするために、ｐｏｌｙ −Ｓ
ｉ膜を薄膜化して熱処理し、結晶粒径をより大きくする
ことが試みられている。しかし、ｐｏｌｙ −Ｓｉ膜は
通常、減圧ＣＶＤ法等により透明絶縁基板上に形成され
るため、その表面性があまり良くない。従って、このｐ
ｏｌｙ −Ｓｉ膜を活性層としてその上にゲートを形成
した場合、ゲートリーク等の不具合が生じやすいという
問題点を有するものであった。
本発明は上記に示した従来の問題点を改善し、等倍イメ
ージセンサ−や結晶ディスプレイ等を駆動するＴＰＴを
作製した場合にトランジスタの高速動作が可能で、電気
特性の再現性が良く、製造歩留り並びに品質が向上する
半導体材料を提供することを目的とするものである。
ージセンサ−や結晶ディスプレイ等を駆動するＴＰＴを
作製した場合にトランジスタの高速動作が可能で、電気
特性の再現性が良く、製造歩留り並びに品質が向上する
半導体材料を提供することを目的とするものである。
本発明は透明絶縁基板上にＴＰＴの活性層として使用す
るｐｏｌｙ −Ｓｉ層が形成された半導体材料において
、前記ｐｏｌｙ −Ｓｉ層が１０００Å以下の薄層をな
し、かつその平滑度が±２０Å以下であることを特徴と
するものである。
るｐｏｌｙ −Ｓｉ層が形成された半導体材料において
、前記ｐｏｌｙ −Ｓｉ層が１０００Å以下の薄層をな
し、かつその平滑度が±２０Å以下であることを特徴と
するものである。
本発明者らは上記課題を達成すべく種々検討を重ねた結
果、透明絶縁基板上のｐｏｌｙ −Ｓｉ層の膜厚を１０
００Å以下となし、かつその平滑度を±２０Å以下とす
ることにより、次のような利点が得られることを知見し
た。すなわち、■薄膜化することによりグレインサイズ
を大きくできる。
果、透明絶縁基板上のｐｏｌｙ −Ｓｉ層の膜厚を１０
００Å以下となし、かつその平滑度を±２０Å以下とす
ることにより、次のような利点が得られることを知見し
た。すなわち、■薄膜化することによりグレインサイズ
を大きくできる。
■従って移動度が大きくなる。■表面の平滑化によりＴ
ＰＴを形成した場合のゲート電極からのリーク電流を極
力少なくできる。■平滑化により再現性の良い膜ができ
る。本発明はこれら知見に基づいて完成したものである
。
ＰＴを形成した場合のゲート電極からのリーク電流を極
力少なくできる。■平滑化により再現性の良い膜ができ
る。本発明はこれら知見に基づいて完成したものである
。
このように本発明では、透明絶縁基板上のｐｏｌｙ −
Ｓｉ層の膜厚とともに表面の平滑度を所定の値とするも
のであり、膜厚もしくは平滑度のみを所定値にしたとし
ても所期の目的は達成し得ないものである。なお、ｐｏ
ｌｙ −Ｓｉ層の膜厚は１０００Å以下とするが、好ま
しくは５００Å以下とする。また、平滑度は±２０Å以
下とするが、好ましくは±１０Å以下とする。
Ｓｉ層の膜厚とともに表面の平滑度を所定の値とするも
のであり、膜厚もしくは平滑度のみを所定値にしたとし
ても所期の目的は達成し得ないものである。なお、ｐｏ
ｌｙ −Ｓｉ層の膜厚は１０００Å以下とするが、好ま
しくは５００Å以下とする。また、平滑度は±２０Å以
下とするが、好ましくは±１０Å以下とする。
以下に、このような所定の膜厚および平滑度をもった透
明絶縁基板上のｐｏｌｙ −Ｓｉ層を得るいくつかの手
段を説明する。
明絶縁基板上のｐｏｌｙ −Ｓｉ層を得るいくつかの手
段を説明する。
第１図はその一例を示す工程説明図である。
第１図において、透明絶縁基板１上にｐｏｌｙ −５ｉ
層２を成膜する（第１図（ａ））。このｐｏｌｙ −Ｓ
ｉ層２は、例えば次に示す如き条件による減圧ＣＶＤ法
により、膜厚１６００〜１７００人程度に成膜する。
層２を成膜する（第１図（ａ））。このｐｏｌｙ −Ｓ
ｉ層２は、例えば次に示す如き条件による減圧ＣＶＤ法
により、膜厚１６００〜１７００人程度に成膜する。
温度 ＝５６０〜７３０℃
ＳｉＨ４濃度＝濃度−１０〜１００％ガス： Ｎ、 ｏ
ｒＨ，）流量 ＝７５〜７００ｓｅｃｍ 圧力 ：０，１〜０．５Ｔｏｒｒ 次に、ｐｏｌｙ−８ｉ層２上に塗布型のＳｉｎ、層３、
例えば東京応化層ＯＣＤ −Ｓ １−８００００を表面
が平滑になるように塗布する（第１図（ｂ））。
ｒＨ，）流量 ＝７５〜７００ｓｅｃｍ 圧力 ：０，１〜０．５Ｔｏｒｒ 次に、ｐｏｌｙ−８ｉ層２上に塗布型のＳｉｎ、層３、
例えば東京応化層ＯＣＤ −Ｓ １−８００００を表面
が平滑になるように塗布する（第１図（ｂ））。
（ｂ）工程で得られたＳｉＯ２層３を下層のｐｏｌｙ
−５ｉ層２の凸部がＳｉＯ，層３の表面に一致する程度
にまでエツチングにより除去する（第１図（Ｃ））。
−５ｉ層２の凸部がＳｉＯ，層３の表面に一致する程度
にまでエツチングにより除去する（第１図（Ｃ））。
この時、ｐｏｌｙ −Ｓｉ層凸部上端とＳｉＯ□層３の
残部によって表面が平滑になっている。
残部によって表面が平滑になっている。
（ｃ）工程で得られたものを、例えば下記の如き条件で
熱酸化する。
熱酸化する。
温度 ：１０２５℃
０□流量 ：３００ｓｅｃｍ、昇温時： ３０ｓｃｃ
ｍＮ２流量 ： Ｉ Ｑ ／ｗｉｎ（降温時）この熱
酸化により、平滑表面より所定厚さのＳｉＯ□層３′が
形成され、これによってＳｉＯ□層３′層面１表面Ｏ□
Ｎ３′とｐｏｌｙ −Ｓｉ層２との界面も平滑になる（
第１図（ｄ））。
ｍＮ２流量 ： Ｉ Ｑ ／ｗｉｎ（降温時）この熱
酸化により、平滑表面より所定厚さのＳｉＯ□層３′が
形成され、これによってＳｉＯ□層３′層面１表面Ｏ□
Ｎ３′とｐｏｌｙ −Ｓｉ層２との界面も平滑になる（
第１図（ｄ））。
（ｄ）工程で得られたものをエツチングして、表層の５
ｉｎ２Ｊ’ｉｉ３ ’ を除去すると、表面が平滑なｐ
ｏｌｙ −Ｓｉ層２が得られる（第１図（ｅ））。得ら
れるｐｏｌｙ −Ｓｉ層２の膜厚は１０００人程度であ
り、その表面平滑度は±２０人程度のものとなる。
ｉｎ２Ｊ’ｉｉ３ ’ を除去すると、表面が平滑なｐ
ｏｌｙ −Ｓｉ層２が得られる（第１図（ｅ））。得ら
れるｐｏｌｙ −Ｓｉ層２の膜厚は１０００人程度であ
り、その表面平滑度は±２０人程度のものとなる。
第２図は他の例を示す工程説明図である。
第２図において、透明絶縁基板１上に比較的厚い例えば
４０００〜５０００人程度のｐｏｌｙ −Ｓｉ層２を減
圧ＣＶＤ法により成膜する（第２図（ａ））。ｐｏｌｙ
−５ｉ層２の成膜条件は第１図（ａ）工程のそれと同様
でよい。
４０００〜５０００人程度のｐｏｌｙ −Ｓｉ層２を減
圧ＣＶＤ法により成膜する（第２図（ａ））。ｐｏｌｙ
−５ｉ層２の成膜条件は第１図（ａ）工程のそれと同様
でよい。
（ａ）工程で得られたｐｏｌｙ−５ｉ層２をドライエツ
チングにより、少しづつ除去する（第２図（ｂ））。
チングにより、少しづつ除去する（第２図（ｂ））。
この工程を継続し、最終的にｐｏｌｙ −Ｓｉ層２の表
面が所望の１例えば±２０人程度の平滑度が得られ、し
かも膜厚が１０００Å以下となった時点でエツチング終
了する。これにより第２図（ｃ）に示されるような所望
の材料が得られることになる。
面が所望の１例えば±２０人程度の平滑度が得られ、し
かも膜厚が１０００Å以下となった時点でエツチング終
了する。これにより第２図（ｃ）に示されるような所望
の材料が得られることになる。
かくして得られる半導体材料は透明絶縁基板１上にｐｏ
ｌｙ −Ｓｉ層２が１０００Å以下の厚さで、しかもそ
の表面平滑度が±２０Å以下であるため。
ｌｙ −Ｓｉ層２が１０００Å以下の厚さで、しかもそ
の表面平滑度が±２０Å以下であるため。
この材料を用いてＴＰＴを常法に従って作製すると、ｐ
ｏｌｙ −Ｓｉ層が活性層となり、この活性層は大きな
結晶粒径を有するため、キャリア移動度が大きくなり、
しかも表面が平滑であるためゲート電極からのリーク電
流が極力少なくでき、電気特性の再現性のよいＴＰＴが
得られることになる。
ｏｌｙ −Ｓｉ層が活性層となり、この活性層は大きな
結晶粒径を有するため、キャリア移動度が大きくなり、
しかも表面が平滑であるためゲート電極からのリーク電
流が極力少なくでき、電気特性の再現性のよいＴＰＴが
得られることになる。
以上のような本発明によれば、ＴＰＴを作製した場合に
トランジスタの高速動作可能で、品質および製造歩留り
が向上し、電気物性の再現性の良い半導体材料が得られ
るという効果を有する。
トランジスタの高速動作可能で、品質および製造歩留り
が向上し、電気物性の再現性の良い半導体材料が得られ
るという効果を有する。
第１図は本発明に係る半導体材料を作製する場合の一例
を示す工程説明図である。 第２図は本発明に係る半導体材料を作製する場合の他の
例を示す工程説明図である。 １・・・透明絶縁基板 ２・・・ｐｏｌｙ −Ｓｉ層
３．３′・・・５ｉ０２層 平ヨ弓艷・
を示す工程説明図である。 第２図は本発明に係る半導体材料を作製する場合の他の
例を示す工程説明図である。 １・・・透明絶縁基板 ２・・・ｐｏｌｙ −Ｓｉ層
３．３′・・・５ｉ０２層 平ヨ弓艷・
Claims (1)
- １、透明絶縁基板上に薄膜トランジスタの活性層として
使用するポリシリコン層が形成された半導体材料におい
て、前記ポリシリコン層が１０００Å以下の薄層をなし
、かつその平滑度が±２０Å以下であることを特徴とす
る半導体材料。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041201A JPS63207181A (ja) | 1987-02-24 | 1987-02-24 | 半導体材料 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041201A JPS63207181A (ja) | 1987-02-24 | 1987-02-24 | 半導体材料 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63207181A true JPS63207181A (ja) | 1988-08-26 |
Family
ID=12601803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62041201A Pending JPS63207181A (ja) | 1987-02-24 | 1987-02-24 | 半導体材料 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63207181A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04326512A (ja) * | 1991-04-25 | 1992-11-16 | Tokyo Electron Ltd | ドープド薄膜の成膜方法 |
| US5712496A (en) * | 1992-01-17 | 1998-01-27 | Seiko Instruments, Inc. | MOS Poly-Si thin film transistor with a flattened channel interface and method of producing same |
-
1987
- 1987-02-24 JP JP62041201A patent/JPS63207181A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04326512A (ja) * | 1991-04-25 | 1992-11-16 | Tokyo Electron Ltd | ドープド薄膜の成膜方法 |
| US5712496A (en) * | 1992-01-17 | 1998-01-27 | Seiko Instruments, Inc. | MOS Poly-Si thin film transistor with a flattened channel interface and method of producing same |
| US5849612A (en) * | 1992-01-17 | 1998-12-15 | Seiko Instruments Inc. | MOS poly-si thin film transistor with a flattened channel interface and method of producing same |
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