JPS63208226A - マルチチツプモジユ−ルの製造方法 - Google Patents
マルチチツプモジユ−ルの製造方法Info
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- JPS63208226A JPS63208226A JP62040320A JP4032087A JPS63208226A JP S63208226 A JPS63208226 A JP S63208226A JP 62040320 A JP62040320 A JP 62040320A JP 4032087 A JP4032087 A JP 4032087A JP S63208226 A JPS63208226 A JP S63208226A
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Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチチップモジエールにおいて、実装基板上
にマルチに搭載する半導体ペレットの容易な良品への交
換を可能とするマルチチップモジュールの製造方法に関
する。
にマルチに搭載する半導体ペレットの容易な良品への交
換を可能とするマルチチップモジュールの製造方法に関
する。
従来の、多数の半導体ペレット（以下、単にペレットと
いう）を単一基板に搭載してなるマルチチップモジュー
ルにあっては、当該ペレット中の一つにでも不良がある
場合、それを良品に交換しようとしても、一旦、搭載後
には、その交換はなかなか容易でなく、仮に、取り外せ
たとしても取り外しの時間に長時間を要したりし、−の
ペレットの不良により製品全体が不良となったり、また
、そのりペア技術には問題が多かった。
いう）を単一基板に搭載してなるマルチチップモジュー
ルにあっては、当該ペレット中の一つにでも不良がある
場合、それを良品に交換しようとしても、一旦、搭載後
には、その交換はなかなか容易でなく、仮に、取り外せ
たとしても取り外しの時間に長時間を要したりし、−の
ペレットの不良により製品全体が不良となったり、また
、そのりペア技術には問題が多かった。
なお、マルチチップモジュールについて述べた文献の例
としては、１９８０年１月１５日（株）工業調査会発行
ｒＩＣ化実装技術Ｊ Ｐ２２７および日経マグロウヒル
社刊「日経エレクトロニクス４１９８４年９月２４日号
Ｐ２８１があげられる。
としては、１９８０年１月１５日（株）工業調査会発行
ｒＩＣ化実装技術Ｊ Ｐ２２７および日経マグロウヒル
社刊「日経エレクトロニクス４１９８４年９月２４日号
Ｐ２８１があげられる。
本発明は容易なりペア技術を確立し、−のベレットの不
良により製品全体を不良とするような損失を防止し、マ
ルチチップモジュールを歩留良く得ることのできる技術
を提供することを目的とする。
良により製品全体を不良とするような損失を防止し、マ
ルチチップモジュールを歩留良く得ることのできる技術
を提供することを目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかくなるであ
ろう。
本明細書の記述および添付図面からあきらかくなるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
本発明では、磁気の作用により、ベレットを基板に仮止
めし、ベレットが不良品であるときは良品に交換できる
ようにし、仮止めしたベレットは封止材料により、基板
に固定し、封止するよ５にした。
めし、ベレットが不良品であるときは良品に交換できる
ようにし、仮止めしたベレットは封止材料により、基板
に固定し、封止するよ５にした。
本発明ではベレットを一旦仮止めする方法をとるので、
当該仮止めの段階で、ベレットが良品であるか不良品で
あるかをチェックして、必要に応じて容易に不良品を取
り外し新たに良品を取り付けることができ、また、封止
樹脂のボッティングなどにより、仮止めしたベレットを
固定し、同時に封止を行なうことができる。
当該仮止めの段階で、ベレットが良品であるか不良品で
あるかをチェックして、必要に応じて容易に不良品を取
り外し新たに良品を取り付けることができ、また、封止
樹脂のボッティングなどにより、仮止めしたベレットを
固定し、同時に封止を行なうことができる。
次に、本発明を、図面に示す実施例に基づいて説明する
。
。
第１図に示すように、実装基板ｌの上に多数のベレット
２を搭載する。該ベレット２の裏面には磁性体層３が形
成されており、ベレット２は、実装基板１の裏面に当接
した磁石４の磁気作用により、当該実装基板１０表面に
吸着され、仮止めされている。
２を搭載する。該ベレット２の裏面には磁性体層３が形
成されており、ベレット２は、実装基板１の裏面に当接
した磁石４の磁気作用により、当該実装基板１０表面に
吸着され、仮止めされている。
第２図は、１の実装基板１上に多数のベレット２を仮止
めしている平面図を示す。
めしている平面図を示す。
実装基板１は、例えばセラミック基板より成り、積層セ
ラミック多層配線基板により構成されている。
ラミック多層配線基板により構成されている。
ベレット２ば、例えばシリコン単結晶基板から成り、周
知の技術によってこのベレット（チップ）内圧は多数の
回路素子が形成され、１つの回路機能が与えられている
。回路素子の具体例は、例えばＭＯＳ）ランジスタから
成り、これらの回路素子によって、例えば論理回路およ
びメモリの回路機能が形成されている。
知の技術によってこのベレット（チップ）内圧は多数の
回路素子が形成され、１つの回路機能が与えられている
。回路素子の具体例は、例えばＭＯＳ）ランジスタから
成り、これらの回路素子によって、例えば論理回路およ
びメモリの回路機能が形成されている。
磁性体層３は、磁場において磁化する性質を有する物質
であれば特に制限はないが、例えば、鉄。
であれば特に制限はないが、例えば、鉄。
コバルト、ニッケルおよびその化合物のごとく、特にそ
の磁化が磁場の一次式に従わないで強く磁化され、ヒス
テレシス現象を示す強磁性体により構成することが好ま
しい。当該磁性体層３の形成は、例えば、Ｎｉ−Ｆｅ系
合金の蒸着やＦｅ−Ｎｉ系合金よりなる金属板のＡｕ−
８ｉ共晶合金法による貼着など罠より行うことができる
。
の磁化が磁場の一次式に従わないで強く磁化され、ヒス
テレシス現象を示す強磁性体により構成することが好ま
しい。当該磁性体層３の形成は、例えば、Ｎｉ−Ｆｅ系
合金の蒸着やＦｅ−Ｎｉ系合金よりなる金属板のＡｕ−
８ｉ共晶合金法による貼着など罠より行うことができる
。
磁石４は、磁気を示す物体であれば、電磁石などであっ
てもよい。
てもよい。
磁石４は、ベレット２！ｌｃ対し、個々に、実装基板ｌ
裏面に当接するようにしてもよい。
裏面に当接するようにしてもよい。
第５図に示すように、実装基板ｌに、金属板５を組込む
ようにすることにより、磁石４により、当該金属板５が
磁化され、ベレット２の実装基板１への吸着を強固にす
ることができる。なお、第５図にて、６は接合材料を示
し、例えば金属ロウ材より成る。
ようにすることにより、磁石４により、当該金属板５が
磁化され、ベレット２の実装基板１への吸着を強固にす
ることができる。なお、第５図にて、６は接合材料を示
し、例えば金属ロウ材より成る。
ベレット２と実装基板１上の導体パターン７とをボンデ
ィング用ワイヤ８によりワイヤボンディングする。
ィング用ワイヤ８によりワイヤボンディングする。
ボンディング用ワイヤ８は、例えば金線より成る。
ワイヤボンディング後、エージングやテスティングを実
施する。
施する。
もし不良品のベレット２があるときは、良品のベレット
２と交換後に、再びワイヤボンディングする。
２と交換後に、再びワイヤボンディングする。
次いで、エージングと、テスティングを行ない、モジュ
ールの機能が完全であることを確認の上、第３図に示す
ように、実装基板１上に封止用樹脂をボッティングし、
熱硬化させて封止体９を形成する。
ールの機能が完全であることを確認の上、第３図に示す
ように、実装基板１上に封止用樹脂をボッティングし、
熱硬化させて封止体９を形成する。
封止用樹脂としては、例えばエポキシ樹脂が使用される
。シリコーンゲルのごとき封止材料であってもよい。
。シリコーンゲルのごとき封止材料であってもよい。
ボッティングに際しては、第４図に示すように、例えば
、ムライト材よりなるポツティング枠１０を用い、当該
枠１０内に封止材料（ボッティング液）をボッティング
する。
、ムライト材よりなるポツティング枠１０を用い、当該
枠１０内に封止材料（ボッティング液）をボッティング
する。
ボッティング枠１０は、実装基体１上に、接着剤１１に
より接着しておく。
より接着しておく。
第４図に示すように、ボッティング枠１０上に、接着剤
１２により、キャップ１３を取付けする。
１２により、キャップ１３を取付けする。
キャップ１３は、例えば金属により構成される。
実装基板１の裏面からは、外部接続用端子（リードピッ
）１４を垂直方向に引き出しし、ビングリッドアレイパ
ッケージに構成する。
）１４を垂直方向に引き出しし、ビングリッドアレイパ
ッケージに構成する。
リードビン１４は複数格子状に配設され、ペレット２と
当該リードビン１４とは、第４図に示すように、ボンデ
ィング用ワイヤ８、実装基板ｌの表面配線７、および実
装基板１内内部配線１５により電気的に接続される。
当該リードビン１４とは、第４図に示すように、ボンデ
ィング用ワイヤ８、実装基板ｌの表面配線７、および実
装基板１内内部配線１５により電気的に接続される。
磁石４は、上記ペレット２の封止、固定後に、実装基板
１の裏面から除く。当該磁石４のあった位置に放熱フィ
ン（図示せず）を取着してもよい。
１の裏面から除く。当該磁石４のあった位置に放熱フィ
ン（図示せず）を取着してもよい。
本発明によれば、その裏面に磁性体層３を有するペレッ
ト２を、その磁性体層３が実装基板１の表面に当接する
ように、当該実装基板１上に、複数、載置し、該実装基
板１の裏面側に磁石４を当接して、当該磁石４の磁気作
用により、当該ペレット２を実装基板１に吸着させて仮
止めするようにし、ワイヤボンディング後、ペレット２
のテスティング（エージング）を行なう。このように、
本発明では、ペレット２は仮止めしであるので、容易に
実装基板１から取り外しすることが可能である。従来は
、ペレット２を、熱硬化樹脂接着剤により熱硬化させて
、ダイボンディングしたり、あるいは、半球状の半田ボ
ール（バンブ）によりボンディングしたりしているので
、当該半田の再溶融などを必要とし、そのりペアがなか
なか困難であったが、本発明では当該仮止めにより、良
品との交換（リペア）が容易に行うことができ、従来の
どと（、ワイヤボンディング後に、−の不良ペレットの
存在により製品全体が不良となるような損失を少なくす
ることができ、マルチチップモジュールを歩留高（製造
することができた。
ト２を、その磁性体層３が実装基板１の表面に当接する
ように、当該実装基板１上に、複数、載置し、該実装基
板１の裏面側に磁石４を当接して、当該磁石４の磁気作
用により、当該ペレット２を実装基板１に吸着させて仮
止めするようにし、ワイヤボンディング後、ペレット２
のテスティング（エージング）を行なう。このように、
本発明では、ペレット２は仮止めしであるので、容易に
実装基板１から取り外しすることが可能である。従来は
、ペレット２を、熱硬化樹脂接着剤により熱硬化させて
、ダイボンディングしたり、あるいは、半球状の半田ボ
ール（バンブ）によりボンディングしたりしているので
、当該半田の再溶融などを必要とし、そのりペアがなか
なか困難であったが、本発明では当該仮止めにより、良
品との交換（リペア）が容易に行うことができ、従来の
どと（、ワイヤボンディング後に、−の不良ペレットの
存在により製品全体が不良となるような損失を少なくす
ることができ、マルチチップモジュールを歩留高（製造
することができた。
本発明では、このように、ペレットを完全に固着させな
くても、その後の封止材料のボッティングにより、実装
基板ｌ上に固定することができ、当該封止材料によりペ
レット２などの封止も行うことができる。
くても、その後の封止材料のボッティングにより、実装
基板ｌ上に固定することができ、当該封止材料によりペ
レット２などの封止も行うことができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
本発明の応用として、ベンツ）Ｋ面に硬化温度が、エー
ジング温度より高い熱硬化樹脂やシリコーンゲルな付着
させて、その粘着力で実装基板に仮止めするようにして
もよい。
ジング温度より高い熱硬化樹脂やシリコーンゲルな付着
させて、その粘着力で実装基板に仮止めするようにして
もよい。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとうりであ
る。
て得られる効果を簡単に説明すれば、下記のとうりであ
る。
本発明によれば、マルチチップモジュールにおけるリペ
ア技術を確立し、１ケの不良ペレットのために製品全体
が不良となるような事態を容易に回避することができ、
歩留を向上することができた点その工業上の意義は大な
るものがある。
ア技術を確立し、１ケの不良ペレットのために製品全体
が不良となるような事態を容易に回避することができ、
歩留を向上することができた点その工業上の意義は大な
るものがある。
第１図は本発明の実施例工程を示す断面図、第２図は同
平面図、 第３図は本発明の実施例工程を示す断面図、第４図は本
発明の実施例を示すマルチチップモジエールの断面図、 第５図は本発明の他の実施例を示す要部断面図である。 １・・・実装基板、２・・・半導体ペレット、３・・・
磁性体層、４・・・磁石、５・・・金属板、６・・・接
合材料、７・・・導体パターン（表面配線）、８・・・
ボンディング用ワイヤ、９・・・封止体、１０・・・ボ
ッティング枠、１１・・・接着剤、１２・・・接着剤、
１３・・・キャップ、１４・・・リードピン、１５・・
・内部配線。 第 １ 図 第 ２ 図 第 ３ＥＪ 第 ４ 図 第 ５ 図
平面図、 第３図は本発明の実施例工程を示す断面図、第４図は本
発明の実施例を示すマルチチップモジエールの断面図、 第５図は本発明の他の実施例を示す要部断面図である。 １・・・実装基板、２・・・半導体ペレット、３・・・
磁性体層、４・・・磁石、５・・・金属板、６・・・接
合材料、７・・・導体パターン（表面配線）、８・・・
ボンディング用ワイヤ、９・・・封止体、１０・・・ボ
ッティング枠、１１・・・接着剤、１２・・・接着剤、
１３・・・キャップ、１４・・・リードピン、１５・・
・内部配線。 第 １ 図 第 ２ 図 第 ３ＥＪ 第 ４ 図 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、（１）実装基板の裏面に磁石を当接し、その裏面に
磁性体層を有する半導体ペレットを、 前記実装基板に、当該磁石の磁気により吸着させて、仮
止めする工程 （２）仮止めした半導体ペレットをボンディング用ワイ
ヤによりワイヤボンディングする工程 （３）半導体ペレットの欠陥の有無をテストし、欠陥品
であるときには良品の半導体ペレットと交換し、前記（
１）および（２）の工程を行う、半導体ペレットリペア
工程 （４）ワイヤボンディング後の半導体ペレット組立品を
封止材料により封止し、実装基板に固定する工程 を含むことを特徴とするマルチチップモジュールの製造
方法。 ２、実装基板が、その一部に金属板を組込みして成る、
特許請求の範囲第１項記載のマルチチップモジュールの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040320A JPS63208226A (ja) | 1987-02-25 | 1987-02-25 | マルチチツプモジユ−ルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040320A JPS63208226A (ja) | 1987-02-25 | 1987-02-25 | マルチチツプモジユ−ルの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63208226A true JPS63208226A (ja) | 1988-08-29 |
Family
ID=12577318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62040320A Pending JPS63208226A (ja) | 1987-02-25 | 1987-02-25 | マルチチツプモジユ−ルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63208226A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08115929A (ja) * | 1994-10-14 | 1996-05-07 | Agency Of Ind Science & Technol | 半導体素子平行接着封止法 |
| KR19990040606A (ko) * | 1997-11-19 | 1999-06-05 | 윤종용 | 반도체 칩 패키지 |
| DE10325541A1 (de) * | 2003-06-04 | 2005-01-13 | Infineon Technologies Ag | Elektronisches Bauteil, sowie Halbleiterwafer und Bauteilträger zur Herstellung des Bauteils |
-
1987
- 1987-02-25 JP JP62040320A patent/JPS63208226A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08115929A (ja) * | 1994-10-14 | 1996-05-07 | Agency Of Ind Science & Technol | 半導体素子平行接着封止法 |
| KR19990040606A (ko) * | 1997-11-19 | 1999-06-05 | 윤종용 | 반도체 칩 패키지 |
| DE10325541A1 (de) * | 2003-06-04 | 2005-01-13 | Infineon Technologies Ag | Elektronisches Bauteil, sowie Halbleiterwafer und Bauteilträger zur Herstellung des Bauteils |
| US7397111B2 (en) | 2003-06-04 | 2008-07-08 | Infineon Technologies, Ag | Semiconductor wafer, an electronic component, and a component carrier for producing the electronic component |
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