JPS6320830A - 微細加工方法 - Google Patents
微細加工方法Info
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- JPS6320830A JPS6320830A JP16502586A JP16502586A JPS6320830A JP S6320830 A JPS6320830 A JP S6320830A JP 16502586 A JP16502586 A JP 16502586A JP 16502586 A JP16502586 A JP 16502586A JP S6320830 A JPS6320830 A JP S6320830A
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- charged
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明龜、微細加工方法に係わり、特に荷電粒子の照射
を伴うドライエツチング技術を利用した微細加工方法に
関する。
を伴うドライエツチング技術を利用した微細加工方法に
関する。
従来、半導体集積回路の￥Ｊ造工程等においては、微細
加工のための各種の工夫がなされている。工ッチングに
おいては、ウェットエツチングに代り、より高い寸法精
度のｉＳられるドライエツチングが用いられてきている
。さらに、エツチングの異方性を得るために、リアクテ
ィブ・イオン・エツチング（ＲＩＥ）等のように荷電粒
子の照射を伴うドライエツチング技術が採用されている
。
加工のための各種の工夫がなされている。工ッチングに
おいては、ウェットエツチングに代り、より高い寸法精
度のｉＳられるドライエツチングが用いられてきている
。さらに、エツチングの異方性を得るために、リアクテ
ィブ・イオン・エツチング（ＲＩＥ）等のように荷電粒
子の照射を伴うドライエツチング技術が採用されている
。
しかしながら、この種の方法にあっては、荷電粒子の照
射に伴う各種の問題が生じている。例えば、ホトレジス
トパターンをマスクに多結晶シリコン摸をドライエツチ
ング加工し、薄［Ｉ Ｓ ！ ０２（ゲート酸化膜）上
に多結晶シリコンパターンを形成する工程においては、
ＳｉＯ２膜質が劣化し、絶縁耐圧不良か生じることが報
告されている。また、マスクパターンの帯電に起因する
と考えられるカ０工形状不良も認められている。
射に伴う各種の問題が生じている。例えば、ホトレジス
トパターンをマスクに多結晶シリコン摸をドライエツチ
ング加工し、薄［Ｉ Ｓ ！ ０２（ゲート酸化膜）上
に多結晶シリコンパターンを形成する工程においては、
ＳｉＯ２膜質が劣化し、絶縁耐圧不良か生じることが報
告されている。また、マスクパターンの帯電に起因する
と考えられるカ０工形状不良も認められている。
（発明が解決しようとする間舅点）
このように従来方法では、荷電粒子の照射によりマスク
に帯電が生じ、この帯電に起因してエツチング加工形状
が乱れたり、下地の絶縁膜の膜質劣化が生じる等の問題
があった。
に帯電が生じ、この帯電に起因してエツチング加工形状
が乱れたり、下地の絶縁膜の膜質劣化が生じる等の問題
があった。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、マスクの帯電に起因する各種の不都合
を解決することができ、良好なドライエツチングを行い
得る微細加工方法を提供することにある。
とするところは、マスクの帯電に起因する各種の不都合
を解決することができ、良好なドライエツチングを行い
得る微細加工方法を提供することにある。
［発明の構成］
（問題点を解決するための手段）
本発明の骨子は、荷電粒子の照射によるマスクの帯電を
防止するために、マスクを導電材料で形成することにあ
る。
防止するために、マスクを導電材料で形成することにあ
る。
即ち本発明は、被加工基体上に所望パターンにマスクを
形成し、荷電粒子の照射を伴うドライエツチングにより
上記被加工基体を上記マスクのパターンに従って選択的
にエツチングする微細加工方法において、前記マスクの
材料として、導電性の有償材料を用いるようにした方法
である。
形成し、荷電粒子の照射を伴うドライエツチングにより
上記被加工基体を上記マスクのパターンに従って選択的
にエツチングする微細加工方法において、前記マスクの
材料として、導電性の有償材料を用いるようにした方法
である。
ここで、マスクの帯電は基本的にはマスクを導電性材料
で形成することにより防止できるが、ドライエツチング
時に一般に用いられるマスクパターンが有償材料からな
るレジストパターンであることから、マスク材料として
有撮材料を用いるのが望ましい。また、導電性材料とし
ては、光導電性材料の如く、光の照射により導電性とな
るもの。
で形成することにより防止できるが、ドライエツチング
時に一般に用いられるマスクパターンが有償材料からな
るレジストパターンであることから、マスク材料として
有撮材料を用いるのが望ましい。また、導電性材料とし
ては、光導電性材料の如く、光の照射により導電性とな
るもの。
或いは光照射により導電率が向上するものであってもよ
い。なお、この光励起は、エツチング容器内での反応ガ
スによる発光に限らず、容器内或いは容器外に設けられ
た光源による光照射であってもよい。
い。なお、この光励起は、エツチング容器内での反応ガ
スによる発光に限らず、容器内或いは容器外に設けられ
た光源による光照射であってもよい。
〈作用）
上記方法であれば、マスクが導電材料で形成されている
ので、荷電ビームの照射があっても、マスクに電荷の蓄
積が生じることはなく、マスクの帯電が防止される。そ
の結果、ドライエツチング時にマスクパターンに大きな
電位が生じることはなく、マスクの帯電に起因するエツ
チング加工形状の乱れや下地絶縁膜の膜質劣化等を防止
する° ことが可能となる。
ので、荷電ビームの照射があっても、マスクに電荷の蓄
積が生じることはなく、マスクの帯電が防止される。そ
の結果、ドライエツチング時にマスクパターンに大きな
電位が生じることはなく、マスクの帯電に起因するエツ
チング加工形状の乱れや下地絶縁膜の膜質劣化等を防止
する° ことが可能となる。
（実施例）
以下、本発明の詳細を図示の実施例によって説明する。
第１図（ａ）〜（ｆ）は本発明の一実施例方法に係わる
多結晶シリコンゲート形成工程を示す断面図である。な
お、この工程は、平坦化層、中間層及びレジストの、所
謂３層レジスト構造を用いた例である。
多結晶シリコンゲート形成工程を示す断面図である。な
お、この工程は、平坦化層、中間層及びレジストの、所
謂３層レジスト構造を用いた例である。
まず、第１図（ａ）に示す如く、シリコン基板１１上に
素子分離用絶縁膜１２及びゲート酸化膜（Ｓｉ○ｚｊｌ
＞１３を形成し、これらの上に不純物添加多結晶シリコ
ンｆｌ！１４を形成した。その後、第１図（１））に示
す如く、光導電性を有する有償材料であるポリビニルカ
ルバゾールの簿膜１５を、多結晶シリコン膜１４に約１
．８［μＴｒＬ］の厚さにスピンコードにより形成し、
これを十分乾燥させた。続いて、この薄Ｐａ１５上にＳ
ｉ３Ｎ４薄喚１６を約５００［人コの厚さに堆積した。
素子分離用絶縁膜１２及びゲート酸化膜（Ｓｉ○ｚｊｌ
＞１３を形成し、これらの上に不純物添加多結晶シリコ
ンｆｌ！１４を形成した。その後、第１図（１））に示
す如く、光導電性を有する有償材料であるポリビニルカ
ルバゾールの簿膜１５を、多結晶シリコン膜１４に約１
．８［μＴｒＬ］の厚さにスピンコードにより形成し、
これを十分乾燥させた。続いて、この薄Ｐａ１５上にＳ
ｉ３Ｎ４薄喚１６を約５００［人コの厚さに堆積した。
さらに、この上にポジ型ホトレジスト１７ （ＯＦＰＲ
−８００、東京応化（株）製）を約１．２５［μｒｒＬ
］の厚さに塗布した。
−８００、東京応化（株）製）を約１．２５［μｒｒＬ
］の厚さに塗布した。
次いで、通常のりソゲラフイエ程により、第１図（Ｃ）
に示す如く、レジスト１７を露光・現象してレジストパ
ターンを形成した。その後、ＣＦ４／Ｈ２ｉ１合ガスを
用いたＲＩＥにより、第１図（ｄ）に示す如く、レジス
ト１７をマスクとして５ｉａＮ４１Ｊ１６を選択エツチ
ングした。続いて、レジスト１７を除去したのち、０２
ガスを用いたＲＩＥにより、第１図（ｅ）に示す如く、
Ｓｉ３Ｎ４膜１６をマスクとしてポリビニルカルバゾー
ル薄膜１５を選択エツチングした。
に示す如く、レジスト１７を露光・現象してレジストパ
ターンを形成した。その後、ＣＦ４／Ｈ２ｉ１合ガスを
用いたＲＩＥにより、第１図（ｄ）に示す如く、レジス
ト１７をマスクとして５ｉａＮ４１Ｊ１６を選択エツチ
ングした。続いて、レジスト１７を除去したのち、０２
ガスを用いたＲＩＥにより、第１図（ｅ）に示す如く、
Ｓｉ３Ｎ４膜１６をマスクとしてポリビニルカルバゾー
ル薄膜１５を選択エツチングした。
次いで、ＣＦ４／Ｈ２混合ガスを用いたＲＩＥにより５
ｉ３Ｎ４１１１６を完全に除去した。その後、ＣＣＱ＋
／Ｈｅ混合ガスを用いたＲＩＥにより、第１図（ｆ）
に示す如く、ポリビニルカルバゾール薄膜１５をマスク
として下地多結晶シリコン膜１４を選択エツチングした
。次いで、ｏ２プラズマアッシングによりマスクパター
ンを全部除去し、多結晶シリコンゲートを形成した。
ｉ３Ｎ４１１１６を完全に除去した。その後、ＣＣＱ＋
／Ｈｅ混合ガスを用いたＲＩＥにより、第１図（ｆ）
に示す如く、ポリビニルカルバゾール薄膜１５をマスク
として下地多結晶シリコン膜１４を選択エツチングした
。次いで、ｏ２プラズマアッシングによりマスクパター
ンを全部除去し、多結晶シリコンゲートを形成した。
なお、上記５ｉｉＮ４１ａ１６．ポリビニルカルバゾー
ル１ｉｌｌａ１５．多結晶シリコン膜１４の各エツチン
グの際には、第２図に示す如き、平行平板２１．２２を
備えたドライエツチング装置を用いた。そして、被加工
基＃ｉ２３をＵ置した下部重陽２２側に高周波型８１２
４からの高周波電力を印加し、エツチング材料に応じた
ガスを供給しながらエツチングを行った。
ル１ｉｌｌａ１５．多結晶シリコン膜１４の各エツチン
グの際には、第２図に示す如き、平行平板２１．２２を
備えたドライエツチング装置を用いた。そして、被加工
基＃ｉ２３をＵ置した下部重陽２２側に高周波型８１２
４からの高周波電力を印加し、エツチング材料に応じた
ガスを供給しながらエツチングを行った。
さて、本発明に係わる微細加工工程は、前記第１図（ｆ
）に示すポリビニルカルバゾール薄膜１５をマスクとし
た多結晶シリコン膜１４の選択エツチングである。この
エツチングの際には、マスクであるポリごニルカルバゾ
ール 放電による発光によって導電性となる。従って、エツチ
ングの際に荷電粒子の照射があってもマスクに電荷が蓄
積されることは殆どなく、マスクの帯電は防止されるの
である。
）に示すポリビニルカルバゾール薄膜１５をマスクとし
た多結晶シリコン膜１４の選択エツチングである。この
エツチングの際には、マスクであるポリごニルカルバゾ
ール 放電による発光によって導電性となる。従って、エツチ
ングの際に荷電粒子の照射があってもマスクに電荷が蓄
積されることは殆どなく、マスクの帯電は防止されるの
である。
ここで、マスクが導電性であることから、マスクに流入
した電荷は多結晶シリコン膜１４を介してアース端等に
逃げるのである。また、多結晶シリコン膜１４が完全に
エツチングされた場合、電荷の逃げ道がなくなるが、多
結晶シリコン１１０１４が完全に分離されるまで電荷は
逃げているので、マスクに蓄積される電荷は極めて少な
い。このため、マスクに蓄積された電荷によりマスクと
基板１１との間で放電等が生じることはなく、下地Ｓｉ
Ｏ２１Ｊ１３の特性劣化等を招くことはない。
した電荷は多結晶シリコン膜１４を介してアース端等に
逃げるのである。また、多結晶シリコン膜１４が完全に
エツチングされた場合、電荷の逃げ道がなくなるが、多
結晶シリコン１１０１４が完全に分離されるまで電荷は
逃げているので、マスクに蓄積される電荷は極めて少な
い。このため、マスクに蓄積された電荷によりマスクと
基板１１との間で放電等が生じることはなく、下地Ｓｉ
Ｏ２１Ｊ１３の特性劣化等を招くことはない。
これに対し、従来のようにマスクが絶縁体であると、エ
ツチング中にマスク内に荷電粒子の照射により電荷が蓄
積される。そして、多結晶シリコン模１４が完全に分離
した時点では、マスクに蓄積された電荷量は極めて多い
ものとなる。従って、多結晶シリコン摸１４が完全に分
離した時点で、マスクに蓄積された電荷により、マスク
と基板１１との間に放電が生じる虞れがあり、この放電
により下地ＳｉＯ２膜１３の絶縁耐圧不良等を招くこと
になる。
ツチング中にマスク内に荷電粒子の照射により電荷が蓄
積される。そして、多結晶シリコン模１４が完全に分離
した時点では、マスクに蓄積された電荷量は極めて多い
ものとなる。従って、多結晶シリコン摸１４が完全に分
離した時点で、マスクに蓄積された電荷により、マスク
と基板１１との間に放電が生じる虞れがあり、この放電
により下地ＳｉＯ２膜１３の絶縁耐圧不良等を招くこと
になる。
このように本実施例方法によれば、多結晶シリコン膜１
４をＲＩＥで選択エツチングする際のマスクとしてポリ
ビニルカルバゾール薄膜１５を用いているので、マスク
の帯電を未然に防止することができ、ゲート酸化Ｉ１１
３の特性劣化をなくすことができる。また、マスクの帯
電がないことから、マスクに蓄積された電荷によりイオ
ンが曲げられる等の不都合もなく、良好なエツチング加
工形状を得ることができる。
４をＲＩＥで選択エツチングする際のマスクとしてポリ
ビニルカルバゾール薄膜１５を用いているので、マスク
の帯電を未然に防止することができ、ゲート酸化Ｉ１１
３の特性劣化をなくすことができる。また、マスクの帯
電がないことから、マスクに蓄積された電荷によりイオ
ンが曲げられる等の不都合もなく、良好なエツチング加
工形状を得ることができる。
なお、上記加工形状に関する効果は、トレンチ溝等の７
スベクト比の大きい溝形成において特に有効である。即
ち、第３図（ａ）に示す如くシリコン基板３１上にマス
ク３２を形成し、ＲＩＥ等によりシリコン基板３１を選
択エツチングしてアスペクト比の大きい溝を形成する場
合、マスク３２が導電性であると、イオン３３の照射に
よってもマスク３２の帯電が生じることはない。このた
め、イオン３３は溝内に垂直に照射され、これにより垂
直エツチングが可能となる。
スベクト比の大きい溝形成において特に有効である。即
ち、第３図（ａ）に示す如くシリコン基板３１上にマス
ク３２を形成し、ＲＩＥ等によりシリコン基板３１を選
択エツチングしてアスペクト比の大きい溝を形成する場
合、マスク３２が導電性であると、イオン３３の照射に
よってもマスク３２の帯電が生じることはない。このた
め、イオン３３は溝内に垂直に照射され、これにより垂
直エツチングが可能となる。
これに対し、マスク３２が絶縁体であると、イオン３３
の照射によってマスク３２が帯電する。
の照射によってマスク３２が帯電する。
マスク３２が帯電すると、第３図（ｂ）に示す如く溝内
に入射するイオン３３はマスク３２の電荷により曲げら
れる。このため、垂直で深い溝を形成することが困難と
なるのである。
に入射するイオン３３はマスク３２の電荷により曲げら
れる。このため、垂直で深い溝を形成することが困難と
なるのである。
なお、本発明は上述した実施例方法に限定されるもので
はない。例えば、前記マスクとして用いる材料は、ポリ
ビニルカルバゾール等の光導電性を有する有菌材料に限
るものではなく、ポリアセチレン等の導電性の有殿材ｒ
４であってもよい。ざらに、マスクとして光導電性の有
線材料を用いた場合、該材料に対する光照射をより確実
にするために、エツチング容器の外部に光源を設け、こ
の光源から上記材料の導電性が向上する波長域の光を照
射するようにしてもよい。また本発明は、多結晶シリコ
ン摸の選択エツチングに限らず、伯の材料の選択エツチ
ングに適用することが可能である。さらに、エツチング
方法としてはＲＩＥに限るものではなく、荷電粒子の照
射を伴う各種のドライエツチングに適用することが可能
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。
はない。例えば、前記マスクとして用いる材料は、ポリ
ビニルカルバゾール等の光導電性を有する有菌材料に限
るものではなく、ポリアセチレン等の導電性の有殿材ｒ
４であってもよい。ざらに、マスクとして光導電性の有
線材料を用いた場合、該材料に対する光照射をより確実
にするために、エツチング容器の外部に光源を設け、こ
の光源から上記材料の導電性が向上する波長域の光を照
射するようにしてもよい。また本発明は、多結晶シリコ
ン摸の選択エツチングに限らず、伯の材料の選択エツチ
ングに適用することが可能である。さらに、エツチング
方法としてはＲＩＥに限るものではなく、荷電粒子の照
射を伴う各種のドライエツチングに適用することが可能
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。
［発明の効果］
以上詳述したように本発明によれば、荷電粒子の照射を
伴う選択エツチングに際し、マスクとして導電性の有線
材料を用いることにより、マスクの帯電を防止すること
ができ、良好なエツチングを行うことができる。
伴う選択エツチングに際し、マスクとして導電性の有線
材料を用いることにより、マスクの帯電を防止すること
ができ、良好なエツチングを行うことができる。
第１図（ａ）〜（ｆ）は本発明の一実施例方法に係わる
多結晶シリコンゲート形成工程を示す所面図、第２図は
上記実施例方法に用いたドライエツチング装置の概略構
成を示す模式図、第３図（ａ）（ｂ）はマスクの帯電に
よる問題を説明するための模式図である。 １１．３１・・・シリコン基板、１２・・・素子分離用
絶縁膜、１３・・・ゲート酸化膜（Ｓ ｉ ０２ ＦＡ
）、１４・・・多結晶シリコン膜、１５・・・ポリビニ
ルカルバゾール簿膜（導電性有機材料）、１６・・・Ｓ
１ヨＮ４膜、１７・・・ホトレジスト、２１．２２・・
・平行平板電穫、２３・・・被加工基板、２４・・・高
周波電源、３２・・・マスク、３３・・・イオン。 出願人代理人 弁理士 鈴江武彦 ムＳ１ 口 第１図 築 ２図 （ａ） 第３１ （ｂ） 図
多結晶シリコンゲート形成工程を示す所面図、第２図は
上記実施例方法に用いたドライエツチング装置の概略構
成を示す模式図、第３図（ａ）（ｂ）はマスクの帯電に
よる問題を説明するための模式図である。 １１．３１・・・シリコン基板、１２・・・素子分離用
絶縁膜、１３・・・ゲート酸化膜（Ｓ ｉ ０２ ＦＡ
）、１４・・・多結晶シリコン膜、１５・・・ポリビニ
ルカルバゾール簿膜（導電性有機材料）、１６・・・Ｓ
１ヨＮ４膜、１７・・・ホトレジスト、２１．２２・・
・平行平板電穫、２３・・・被加工基板、２４・・・高
周波電源、３２・・・マスク、３３・・・イオン。 出願人代理人 弁理士 鈴江武彦 ムＳ１ 口 第１図 築 ２図 （ａ） 第３１ （ｂ） 図
Claims (6)
- （１）被加工基体上に所望パターンにマスクを形成し、
荷電粒子の照射を伴うドライエッチングにより上記被加
工基体を上記マスクのパターンに従つて選択的にエッチ
ングする微細加工方法において、前記マスクの材料とし
て、導電性の有機材料を用いたことを特徴とする微細加
工方法。 - （２）前記導電性の有機材料として、ポリアセチレンを
用いたことを特徴とする特許請求の範囲第１項記載の微
細加工方法。 - （３）前記マスク材料として、光の照射により導電性と
なる若しくはその導電率が高くなる光導電性を有する有
機材料を用いたことを特徴とする特許請求の範囲第１項
記載の微細加工方法。 - （４）前記光導電性を有する有機材料として、ポリビニ
ルカルバゾールを用いたことを特徴とする特許請求の範
囲第３項記載の微細加工方法。 - （５）前記マスクは、前記エッチングの前或いはエッチ
ング中に、該マスクを形成する材料の導電性が向上する
波長域の光が照射されることを特徴とする特許請求の範
囲第３項記載の微細加工方法。 - （６）前記マスクは、凹凸を有する被加工基体上に平坦
化層、中間層及びレジストを形成した多層レジスト構造
の最下層となる平坦化層であり、パターニングされた上
記レジストをマスクとして上記中間層を選択エッチング
し、この中間層をマスクとして上記平坦化層を選択エッ
チングして形成されることを特徴とする特許請求の範囲
第１項記載の微細加工方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16502586A JPS6320830A (ja) | 1986-07-14 | 1986-07-14 | 微細加工方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16502586A JPS6320830A (ja) | 1986-07-14 | 1986-07-14 | 微細加工方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6320830A true JPS6320830A (ja) | 1988-01-28 |
Family
ID=15804412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16502586A Pending JPS6320830A (ja) | 1986-07-14 | 1986-07-14 | 微細加工方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6320830A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04340717A (ja) * | 1991-05-17 | 1992-11-27 | Sharp Corp | 半導体装置の製造方法 |
| US5994007A (en) * | 1997-12-19 | 1999-11-30 | Kabushiki Kaisha Toshiba | Pattern forming method utilizing first insulative and then conductive overlayer and underlayer |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5796333A (en) * | 1980-12-09 | 1982-06-15 | Fujitsu Ltd | Production of substrate for exposure of charged beam |
| JPS57192264A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Method of etching |
| JPS59116745A (ja) * | 1982-12-24 | 1984-07-05 | Fujitsu Ltd | パタ−ン形成方法 |
-
1986
- 1986-07-14 JP JP16502586A patent/JPS6320830A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5994007A (en) * | 1997-12-19 | 1999-11-30 | Kabushiki Kaisha Toshiba | Pattern forming method utilizing first insulative and then conductive overlayer and underlayer |
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