JPS6320871A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6320871A JPS6320871A JP61164934A JP16493486A JPS6320871A JP S6320871 A JPS6320871 A JP S6320871A JP 61164934 A JP61164934 A JP 61164934A JP 16493486 A JP16493486 A JP 16493486A JP S6320871 A JPS6320871 A JP S6320871A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高速スイッチング、高周波増幅および高周波
発振に用いることができる半導体装置に関するものであ
る。
発振に用いることができる半導体装置に関するものであ
る。
従来の技術
バイポーラトランジスタは、代表的な三端子の半導体素
子としてよく知られており、第４図に示すように、ペー
ス領域１がエミッタ領域２とコレクタ領域３とに挾まれ
た構造を有している。エミッタ領域２からペース領域１
に注入された少数キャリアは、ペース領域１を拡散して
進みコレクタ領域３に到達する。少数キャリアは拡散し
て進む間シζペース領域１の多数キャリアと再結合して
しまうので、注入された少数キャリアがコレクタ領域３
まで到達するように、一般にバイポーラトランジスタの
ベース領域１は少数キャリアの拡散距離よりも十分に薄
く作られている。
子としてよく知られており、第４図に示すように、ペー
ス領域１がエミッタ領域２とコレクタ領域３とに挾まれ
た構造を有している。エミッタ領域２からペース領域１
に注入された少数キャリアは、ペース領域１を拡散して
進みコレクタ領域３に到達する。少数キャリアは拡散し
て進む間シζペース領域１の多数キャリアと再結合して
しまうので、注入された少数キャリアがコレクタ領域３
まで到達するように、一般にバイポーラトランジスタの
ベース領域１は少数キャリアの拡散距離よりも十分に薄
く作られている。
発明が解決しようとする問題点
しかしながら、前記のような構成では、ＧａＡｓ等の直
接遷移型半導体を用いて製作する場合、これらの半導体
ではライフタイムが短いので拡散距離が短く、したがっ
て、ベース領域は極端に薄くしなければならない。この
ようにベース領域を極端に薄く作製することは技術的に
困難であるばかりでなく、ベース抵抗を高くし、その結
果高周波特性を低下させる。
接遷移型半導体を用いて製作する場合、これらの半導体
ではライフタイムが短いので拡散距離が短く、したがっ
て、ベース領域は極端に薄くしなければならない。この
ようにベース領域を極端に薄く作製することは技術的に
困難であるばかりでなく、ベース抵抗を高くし、その結
果高周波特性を低下させる。
本発明は、前記欠点に鑑み、キャリアの両結合を抑制し
てペース領域を厚くすることのできる半導体装置を提供
するものである。
てペース領域を厚くすることのできる半導体装置を提供
するものである。
問題点を解決するための手段
前記問題点を解決するために、本発明の半導体装置は、
半導体基板内に、キャリアを注入する領域と前記キャリ
アを集める領域の２つの一導電型領域が形成され、前記
２つの一導電型の領域に挾まれた領域以外の前記半導体
基板内に前記一導電型型とは反対の導電型の領域が形成
されて構成されている。
半導体基板内に、キャリアを注入する領域と前記キャリ
アを集める領域の２つの一導電型領域が形成され、前記
２つの一導電型の領域に挾まれた領域以外の前記半導体
基板内に前記一導電型型とは反対の導電型の領域が形成
されて構成されている。
作用
この構成によって、第１の一導電型の領域と、反対導電
型の領域との間に順方向のバイアスが印加されると、そ
れぞれの領域から電子と正孔が注入される。そして前記
一導電型型のキャリアの方は、第１および第２の一導電
型の領域間に印加された電界によってドリフトするが、
前記反対導電型のキャリアの方は、前記反対導電型の領
域と前記第２の一導電型領域との間に印加された逆バイ
アス電圧によって生ずる静電界のために、前記第２の一
導電型領域の方へは進まない。つまり、電子と正孔が静
電的に分離されて流れることになる。したがって、電子
と正孔との再結合の割合が少なくなる。また、第１の一
導電型領域から第２の一導電型領域へ流れる電流は、前
記反対導電型の領域と前記第１の一導電型の領域との間
の電圧により制御できる。
型の領域との間に順方向のバイアスが印加されると、そ
れぞれの領域から電子と正孔が注入される。そして前記
一導電型型のキャリアの方は、第１および第２の一導電
型の領域間に印加された電界によってドリフトするが、
前記反対導電型のキャリアの方は、前記反対導電型の領
域と前記第２の一導電型領域との間に印加された逆バイ
アス電圧によって生ずる静電界のために、前記第２の一
導電型領域の方へは進まない。つまり、電子と正孔が静
電的に分離されて流れることになる。したがって、電子
と正孔との再結合の割合が少なくなる。また、第１の一
導電型領域から第２の一導電型領域へ流れる電流は、前
記反対導電型の領域と前記第１の一導電型の領域との間
の電圧により制御できる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の第１の実施例における半導体装１斤の
断面図で、動作時の結線状Ｂをも示している。第１図に
おいて、４はアンドープのＧ＆ムＳ基板、６および６は
ｎ型領域、７はｐ型頭域、８゜９は電源である。この半
導体装置について、以下その動作を説明する。ｎ型領域
５を接地し、電源８によりｎ型領域５とｐ壁領域７との
間に順バイアス電圧を印加する。これによって、ｎ型領
域６から電子が、ｐ壁領域７から正孔がそれぞれ注入さ
れる。この状態で、ｎ型領域６とｐ壁領域７との間に逆
バイアス電圧を電源９により印加する。
断面図で、動作時の結線状Ｂをも示している。第１図に
おいて、４はアンドープのＧ＆ムＳ基板、６および６は
ｎ型領域、７はｐ型頭域、８゜９は電源である。この半
導体装置について、以下その動作を説明する。ｎ型領域
５を接地し、電源８によりｎ型領域５とｐ壁領域７との
間に順バイアス電圧を印加する。これによって、ｎ型領
域６から電子が、ｐ壁領域７から正孔がそれぞれ注入さ
れる。この状態で、ｎ型領域６とｐ壁領域７との間に逆
バイアス電圧を電源９により印加する。
そうすると、真性領域４内に注入された電子と正札とは
電界により分離される。その結果、注入された電子がｎ
型領域６に向かって進む間に正孔と再結合する割合は著
しく減少する。ｎ型領域６へ流れ込む電流はｐ壁領域７
に印加する電圧によって制御できるので、インピーダン
ス変換器するいは増幅素子として働かせることができる
。
電界により分離される。その結果、注入された電子がｎ
型領域６に向かって進む間に正孔と再結合する割合は著
しく減少する。ｎ型領域６へ流れ込む電流はｐ壁領域７
に印加する電圧によって制御できるので、インピーダン
ス変換器するいは増幅素子として働かせることができる
。
次に、この実施例の半導体装置の製造方法てついて述べ
る。第２図は、その製造工程を示す図である。アンドー
プのＧＩＬＡ５基板４にベリリウムイオンを、Ｉ Ｘ
１０１４．４０ＫａＶの条件でイオン注入して約０．２
μｍの厚さのｐ型層７を形成した後、ｐ型層７の上にＳ
ｉＯ□膜１ｏ全１ｏｏｏへの厚さに成長する（第２図（
ＩＬ） ）。次にＳｉＯ□膜１０ｉフォトリングラフィ
により選択エッチした後、連続シテアルゴンイオンイオ
ンミリング法によって３ｉ０□膜１０をマスクとして、
ｐ型層７を貫通する深さまでＧａＡｓ基板７をエツチン
グしてメサ形にする（第２図（ｂ））。次に、シリコン
イオンｆｉ−ＩＸ １０” 、 １６ｏｘａｖの条件で
イオン注入してｎ型領域５．６を形成する。このとき、
シリコンイオンを注入しない部分には、フォトリングラ
フィを用いてレジストで保獲膜を形成しておく。８００
’Ｃ，４０分のアニーリングを行なりた後、Ｓｉｏ２膜
１ｏを除去する（第２図（Ｃ））。次に基板４の上方か
ら人ｕ−Ｇｅ／Ｎ工／Ａｕｉ蒸着する。このとき、基板
４０メサ部側壁に金属膜が極めて薄く耐着し、ｐ型領域
７とｎ型領域５．６との電気的短絡が生ずるので、沃度
、沃化カリウムの水溶液で側面の金属膜を除去する。な
お、金属の蒸着前に、メサ部側壁にのみ５１０２膜など
を耐着しておいてもよい。それには、Ｓユ０２．摸など
を基板の表面全体１て均一に成長させた後、基板に垂直
方向から反応性イオンエツチングなどの異方性エツチン
グ技術を用いてエツチングすればよい。蒸着後、５５０
°Ｃ水素雰囲気中で２０分間熱処理を行なってアロイし
て、ｎ型領域５．６、ｐ型領域７のオーミクク電極１１
，１２．１３を形成する。
る。第２図は、その製造工程を示す図である。アンドー
プのＧＩＬＡ５基板４にベリリウムイオンを、Ｉ Ｘ
１０１４．４０ＫａＶの条件でイオン注入して約０．２
μｍの厚さのｐ型層７を形成した後、ｐ型層７の上にＳ
ｉＯ□膜１ｏ全１ｏｏｏへの厚さに成長する（第２図（
ＩＬ） ）。次にＳｉＯ□膜１０ｉフォトリングラフィ
により選択エッチした後、連続シテアルゴンイオンイオ
ンミリング法によって３ｉ０□膜１０をマスクとして、
ｐ型層７を貫通する深さまでＧａＡｓ基板７をエツチン
グしてメサ形にする（第２図（ｂ））。次に、シリコン
イオンｆｉ−ＩＸ １０” 、 １６ｏｘａｖの条件で
イオン注入してｎ型領域５．６を形成する。このとき、
シリコンイオンを注入しない部分には、フォトリングラ
フィを用いてレジストで保獲膜を形成しておく。８００
’Ｃ，４０分のアニーリングを行なりた後、Ｓｉｏ２膜
１ｏを除去する（第２図（Ｃ））。次に基板４の上方か
ら人ｕ−Ｇｅ／Ｎ工／Ａｕｉ蒸着する。このとき、基板
４０メサ部側壁に金属膜が極めて薄く耐着し、ｐ型領域
７とｎ型領域５．６との電気的短絡が生ずるので、沃度
、沃化カリウムの水溶液で側面の金属膜を除去する。な
お、金属の蒸着前に、メサ部側壁にのみ５１０２膜など
を耐着しておいてもよい。それには、Ｓユ０２．摸など
を基板の表面全体１て均一に成長させた後、基板に垂直
方向から反応性イオンエツチングなどの異方性エツチン
グ技術を用いてエツチングすればよい。蒸着後、５５０
°Ｃ水素雰囲気中で２０分間熱処理を行なってアロイし
て、ｎ型領域５．６、ｐ型領域７のオーミクク電極１１
，１２．１３を形成する。
本実施例によれば、ｎ型領域ｔｓ 、 ｅＦｉｐ型領域
７に対して段差を有しているので、マスク合わせを行う
必要がなく、自己整合的にこれらの３領域５．６．７を
形成することができる。そのため、両ｎ型領域５．６間
の距離を短かくすることができるばかりでなく、工程が
簡略化される。
７に対して段差を有しているので、マスク合わせを行う
必要がなく、自己整合的にこれらの３領域５．６．７を
形成することができる。そのため、両ｎ型領域５．６間
の距離を短かくすることができるばかりでなく、工程が
簡略化される。
以下、本発明の第２の実施例について説明する。
第１の実施例の購成と異なるのは、ｐ型領域７がＧａｘ
Ａ７！、−ｘＡｓ 結晶で形成されている点である。
Ａ７！、−ｘＡｓ 結晶で形成されている点である。
このｐ型ＧａｘＡβ、−ｘＡｓ結晶７は、ベリリウムが
１０１９ｃｍ−５ドープされ、ＭＢＥ法により成長させ
る。
１０１９ｃｍ−５ドープされ、ＭＢＥ法により成長させ
る。
本実施例によれば、ｐ型ＧａｘＡｊ！、−工人Ｓ層７と
アンドープＧａ、Ａｓ基板４との間にペテロ接合が形成
されているので、ｐ型ＧａｘＡＪ 、−８ＡＳ層７の方
に流れて来た電子は、前記へテロ接合のエネルギー障壁
によって阻止され、ｐ型ＧａｘＪＢＩ 、−ｘＡｓ層７
には入りて行かない。すなわち、ｐ型領域７の方へ拡散
した電子は正孔と再結合して消滅するのみである。した
がって、ｐ型領域７を流れる電流は、電子の拡散電流の
寄与がなく、正孔電流だけで決定される。
アンドープＧａ、Ａｓ基板４との間にペテロ接合が形成
されているので、ｐ型ＧａｘＡＪ 、−８ＡＳ層７の方
に流れて来た電子は、前記へテロ接合のエネルギー障壁
によって阻止され、ｐ型ＧａｘＪＢＩ 、−ｘＡｓ層７
には入りて行かない。すなわち、ｐ型領域７の方へ拡散
した電子は正孔と再結合して消滅するのみである。した
がって、ｐ型領域７を流れる電流は、電子の拡散電流の
寄与がなく、正孔電流だけで決定される。
次に、本発明の第３の実施例について説明する。
第３図は、本発明の第３の実施例における半導体装置の
断面図で、動作時の結線状態をも示している。この実施
例では、ｎ型領域６が高抵抗半導体基板４内に埋め込ま
れ、もう一つのｎ型領域６は半導体基板４の下面に、ｐ
型領域了が半導体基板４の上面に設けられている。第１
の実施例では、電子が走行する方向と直角の方向から、
正孔と電子とを分離するための電界が加えられていたの
に対して、本実施例では、電子が走行する方向と反対の
方向にこの電界がかかつている点に特徴がある。ｎ型領
域５から注入された電子は、電源１４により印加された
高い電圧によりで、ｎ型領域らに向かって流れる。本実
施例では、ｎ型領域５は半導体基板４内に埋め込まれて
いるが、第３図のｐ型領域７の表面から溝を堀りその底
部にイオン注入を施してｎ型領域５を形成することもで
きる。
断面図で、動作時の結線状態をも示している。この実施
例では、ｎ型領域６が高抵抗半導体基板４内に埋め込ま
れ、もう一つのｎ型領域６は半導体基板４の下面に、ｐ
型領域了が半導体基板４の上面に設けられている。第１
の実施例では、電子が走行する方向と直角の方向から、
正孔と電子とを分離するための電界が加えられていたの
に対して、本実施例では、電子が走行する方向と反対の
方向にこの電界がかかつている点に特徴がある。ｎ型領
域５から注入された電子は、電源１４により印加された
高い電圧によりで、ｎ型領域らに向かって流れる。本実
施例では、ｎ型領域５は半導体基板４内に埋め込まれて
いるが、第３図のｐ型領域７の表面から溝を堀りその底
部にイオン注入を施してｎ型領域５を形成することもで
きる。
なお、半導体基板はアンドープ（真性）のものに限定さ
れるものではなく、ｎ型領域５から電子が注入されると
いう機能を有するものであれば何でもよい。例えば、半
絶碌性半導体基板、低不純物濃度ｎ型（ｎ−型）半導体
基板、あるいは、ｎ型領域６よりも低不純物０度のｎ型
半導体基板を用いることができる。また、第１〜第３の
実施例では、２つのｎ型領域と１つのｐ型領域が形成さ
れていたが、２つのｐ型領域と１つのｎ型領域を形成し
て、導電型をすべて逆のものとしてもよいことは言うま
でもない。
れるものではなく、ｎ型領域５から電子が注入されると
いう機能を有するものであれば何でもよい。例えば、半
絶碌性半導体基板、低不純物濃度ｎ型（ｎ−型）半導体
基板、あるいは、ｎ型領域６よりも低不純物０度のｎ型
半導体基板を用いることができる。また、第１〜第３の
実施例では、２つのｎ型領域と１つのｐ型領域が形成さ
れていたが、２つのｐ型領域と１つのｎ型領域を形成し
て、導電型をすべて逆のものとしてもよいことは言うま
でもない。
発明の効果
以上のように、本発明は、半導体基板内に、２つの一導
電型の領域が形成され、前記２つの領域間以外の前記基
板内に前記一導電型型とは反対の導電型の領域が形成さ
れることにより、一導電型型のキャリアの走行する領域
に他の導電型のキャリアが存在しないように、両導電型
のキャリアを分離することができ、キャリアの両結合を
抑制することができる。したがって、キャリアの拡散距
離が増大し、前記２つの一導電型領域間の間隔を大きく
とることができる。
電型の領域が形成され、前記２つの領域間以外の前記基
板内に前記一導電型型とは反対の導電型の領域が形成さ
れることにより、一導電型型のキャリアの走行する領域
に他の導電型のキャリアが存在しないように、両導電型
のキャリアを分離することができ、キャリアの両結合を
抑制することができる。したがって、キャリアの拡散距
離が増大し、前記２つの一導電型領域間の間隔を大きく
とることができる。
第１図は本発明の第１および第２の実施例シて訃ける半
導体装置の断面図、第２図はその製造工程図、第３図は
本発明の第３の実施例における半導体装置の断面図、第
４図は従来の半導体装置Ｏ断面図である。 ４・・・・・・アンドープＧａＡｓ基板、５．６°゛°
°°゛ｎ型領域、７・・・・・・ｐ型頭域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 斗−ｑｔｔＡｓ秦冬瓜 ５．６一−−ｎ量領工銭 ７−Ｐ ｇ・ １゛シ２ 第３図 第４図
導体装置の断面図、第２図はその製造工程図、第３図は
本発明の第３の実施例における半導体装置の断面図、第
４図は従来の半導体装置Ｏ断面図である。 ４・・・・・・アンドープＧａＡｓ基板、５．６°゛°
°°゛ｎ型領域、７・・・・・・ｐ型頭域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 斗−ｑｔｔＡｓ秦冬瓜 ５．６一−−ｎ量領工銭 ７−Ｐ ｇ・ １゛シ２ 第３図 第４図
Claims (5)
- （１）半導体基板内に、一導電型を有し前記半導体基板
内にキャリアを注入する第１の領域と、前記一導電型を
有し前記注入されたキャリアを集める第２の領域とが形
成され、前記第１および第２の領域に挾まれた領域以外
の前記半導体基板の部分に、前記一導電型とは反対の導
電型の第３の領域が形成されていることを特徴とする半
導体装置。 - （２）半導体基板が凸部を有し、前記凸部の頂部に第３
の領域が形成され、前記凸部の両側に第１および第２の
領域がそれぞれ形成されていることを特徴とする特許請
求の範囲第１項記載の半導体装置。 - （３）第３の領域と第２の領域との間に第１の領域が形
成されていることを特徴とする特許請求の範囲第１項記
載の半導体装置。 - （４）第３の領域と第２の領域が半導体基板の相対向す
る二面にそれぞれ形成され、第１の領域が前記半導体基
板内に形成されていることを特徴とする特許請求の範囲
第３項記載の半導体装置。 - （５）第３の領域と半導体基板とがヘテロ接合をなして
いることを特徴とする特許請求の範囲第１項〜第４項の
いずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61164934A JPS6320871A (ja) | 1986-07-14 | 1986-07-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61164934A JPS6320871A (ja) | 1986-07-14 | 1986-07-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6320871A true JPS6320871A (ja) | 1988-01-28 |
Family
ID=15802617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61164934A Pending JPS6320871A (ja) | 1986-07-14 | 1986-07-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6320871A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484864A (en) * | 1987-09-21 | 1989-03-30 | Toho Kako Kk | Food packaging film and packaging method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116172A (ja) * | 1983-11-29 | 1985-06-22 | Sony Corp | 半導体装置 |
| JPS61161763A (ja) * | 1985-01-11 | 1986-07-22 | Sony Corp | 半導体装置の製法 |
-
1986
- 1986-07-14 JP JP61164934A patent/JPS6320871A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116172A (ja) * | 1983-11-29 | 1985-06-22 | Sony Corp | 半導体装置 |
| JPS61161763A (ja) * | 1985-01-11 | 1986-07-22 | Sony Corp | 半導体装置の製法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484864A (en) * | 1987-09-21 | 1989-03-30 | Toho Kako Kk | Food packaging film and packaging method |
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