JPS6321392B2 - - Google Patents
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- Publication number
- JPS6321392B2 JPS6321392B2 JP57091587A JP9158782A JPS6321392B2 JP S6321392 B2 JPS6321392 B2 JP S6321392B2 JP 57091587 A JP57091587 A JP 57091587A JP 9158782 A JP9158782 A JP 9158782A JP S6321392 B2 JPS6321392 B2 JP S6321392B2
- Authority
- JP
- Japan
- Prior art keywords
- filter
- pin
- circuit
- resistor
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/05—Synchronising circuits with arrangements for extending range of synchronisation, e.g. by using switching between several time constants
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
Description
【発明の詳細な説明】
本発明はテレビの映像中間周波増幅回路内に構
成された、位相同期方式による同期検波装置に関
するものである。
成された、位相同期方式による同期検波装置に関
するものである。
一般的な位相同期方式による同期検波回路のブ
ロツク図を第１図に示す。第１図においてIF増
幅器Ｉを通つた映像中間周波信号は映像検波器２
と位相検波器５に供給される。４は電圧制御発振
器で、５にて発振器４の出力と入力搬送波との間
で位相検波された出力がローパスフイルタ６を通
して発振器４に帰還される。これはよく知られて
いる位相同期回路（以下PLLと略す）である。
こうして入力搬送波に同期した基準搬送波によ
り、映像検波器２にて同期検波が行われる。一
方、検波信号はビデオ増幅器３を通り、ロツク状
態検出器７に入力される。７の出力により、フイ
ルタの切換回路８を動かし、ローパスフイルタ６
の時定数を切換える。このフイルタ時定数を切換
える目的は、弱電界入力時や、チユーナーの局部
発振周数がずれた時に、フイルタ時定数を小さく
してPLLの引込範囲を拡大し、通常の入力信号
で引込んでいる時に、時定数を大きくして引込範
囲を狭くし、検波出力にジツターのない安定な画
像が得られるようにする為である。
ロツク図を第１図に示す。第１図においてIF増
幅器Ｉを通つた映像中間周波信号は映像検波器２
と位相検波器５に供給される。４は電圧制御発振
器で、５にて発振器４の出力と入力搬送波との間
で位相検波された出力がローパスフイルタ６を通
して発振器４に帰還される。これはよく知られて
いる位相同期回路（以下PLLと略す）である。
こうして入力搬送波に同期した基準搬送波によ
り、映像検波器２にて同期検波が行われる。一
方、検波信号はビデオ増幅器３を通り、ロツク状
態検出器７に入力される。７の出力により、フイ
ルタの切換回路８を動かし、ローパスフイルタ６
の時定数を切換える。このフイルタ時定数を切換
える目的は、弱電界入力時や、チユーナーの局部
発振周数がずれた時に、フイルタ時定数を小さく
してPLLの引込範囲を拡大し、通常の入力信号
で引込んでいる時に、時定数を大きくして引込範
囲を狭くし、検波出力にジツターのない安定な画
像が得られるようにする為である。
次に第１図の６，７，８の部分の実際の回路を
第２図に示す。第２図において、１０〜１６がロ
ツク状態検出器、１７〜２０がフイルタ切換回
路、２１〜２５がローパスフイルタである。
第２図に示す。第２図において、１０〜１６がロ
ツク状態検出器、１７〜２０がフイルタ切換回
路、２１〜２５がローパスフイルタである。
まず、検波されたビデオ信号は抵抗１０，IC
の外付容量１６によりフイルタされトランジスタ
１２のベースに入力される。差動の片側トランジ
スタ１１のベースには、固定バイアス１３が加え
られ、約5.5Vに設定されている。従つてトラン
ジスタ１２のベース電圧が5.5Vを越えるとトラ
ンジスタ１１はオフし、コレクタ電圧が上昇す
る。するとトランジスタ１７はオフし、抵抗１８
と１９の交点の電位が下がる為、トランジスタ２
０はオフとなり、ICのピンとアース間はオー
プン状態となる。トランジスタ１２のベース電位
が5.5V以下の時は上記と全く逆の状態となり、
ICのピンとアース間は、ほぼシヨート状態と
なり、抵抗２１はシヨートされる。
の外付容量１６によりフイルタされトランジスタ
１２のベースに入力される。差動の片側トランジ
スタ１１のベースには、固定バイアス１３が加え
られ、約5.5Vに設定されている。従つてトラン
ジスタ１２のベース電圧が5.5Vを越えるとトラ
ンジスタ１１はオフし、コレクタ電圧が上昇す
る。するとトランジスタ１７はオフし、抵抗１８
と１９の交点の電位が下がる為、トランジスタ２
０はオフとなり、ICのピンとアース間はオー
プン状態となる。トランジスタ１２のベース電位
が5.5V以下の時は上記と全く逆の状態となり、
ICのピンとアース間は、ほぼシヨート状態と
なり、抵抗２１はシヨートされる。
一方、位相検波器５の出力は抵抗２５を介して
ICのピンに加えられ、抵抗２５と外付けのコ
ンデンサ２３、抵抗２１，２２の直列回路よりな
るフイルタを通り、そのフイルタされた電圧が抵
抗２４を介し電圧制御発振器４に供給され、人力
に同期した発振出力を得ている。第３図に検波さ
れた入力信号と、ICのピンでのフイルタされ
た電圧の関係を示す。
ICのピンに加えられ、抵抗２５と外付けのコ
ンデンサ２３、抵抗２１，２２の直列回路よりな
るフイルタを通り、そのフイルタされた電圧が抵
抗２４を介し電圧制御発振器４に供給され、人力
に同期した発振出力を得ている。第３図に検波さ
れた入力信号と、ICのピンでのフイルタされ
た電圧の関係を示す。
第３図ａのように正常な映像信号の状態では、
そのフイルタ出力は第３図ｂのように平均化され
た電圧で約４〜5Vとなる。一方弱電界時やチユ
ーナーのローカルがずれてロツクがはずれた時に
は検波出力は第３図ｃに示すようにＯキヤリヤレ
ベル（図の破線のレベル）を中心にビート状態と
なる為、第３図ｄに示すようにフイルタ出力はほ
ぼＯキヤリヤ、6Vとなる。従つて第３図ｃの状
態の時はフイルタは２３，２２，２１の直列回路
となり、引込範囲は増大する。
そのフイルタ出力は第３図ｂのように平均化され
た電圧で約４〜5Vとなる。一方弱電界時やチユ
ーナーのローカルがずれてロツクがはずれた時に
は検波出力は第３図ｃに示すようにＯキヤリヤレ
ベル（図の破線のレベル）を中心にビート状態と
なる為、第３図ｄに示すようにフイルタ出力はほ
ぼＯキヤリヤ、6Vとなる。従つて第３図ｃの状
態の時はフイルタは２３，２２，２１の直列回路
となり、引込範囲は増大する。
さて以上の様な回路構成において、入力電界が
強電界から弱電界になり、トランジスタ２０がオ
ンからオフ状態に移行する臨界状態の時のICの
ピン（トランジスタ２０のコレクタ）の波形を
第４図ａに示す。この波形は、ピンのDC出力
約50mVの上に、ノイズを含んだ位相検波出力が
重畳した波形となるが、この時、臨界状態ではノ
イズの正方向に対してはトランジスタ２０はコレ
クタ電流が流れオン状態となるが、負方向のノイ
ズに対しては、コレクタ電圧が下がる為コレクタ
−エミツタ間インピーダンスが高くなり、ノイズ
はそのままでる状態となる。その結果ノイズが非
対称となり、ピンのフイルタ出力も非対称とな
り、電圧制御発振器に供給する平均電圧もセンタ
ー電圧より下がる。その結果電圧制御発振器のフ
リーラン周波数を変動させる為、フイルタの切換
る臨界点においては引込みエラーの大きい画像に
なつてしまう。
強電界から弱電界になり、トランジスタ２０がオ
ンからオフ状態に移行する臨界状態の時のICの
ピン（トランジスタ２０のコレクタ）の波形を
第４図ａに示す。この波形は、ピンのDC出力
約50mVの上に、ノイズを含んだ位相検波出力が
重畳した波形となるが、この時、臨界状態ではノ
イズの正方向に対してはトランジスタ２０はコレ
クタ電流が流れオン状態となるが、負方向のノイ
ズに対しては、コレクタ電圧が下がる為コレクタ
−エミツタ間インピーダンスが高くなり、ノイズ
はそのままでる状態となる。その結果ノイズが非
対称となり、ピンのフイルタ出力も非対称とな
り、電圧制御発振器に供給する平均電圧もセンタ
ー電圧より下がる。その結果電圧制御発振器のフ
リーラン周波数を変動させる為、フイルタの切換
る臨界点においては引込みエラーの大きい画像に
なつてしまう。
本発明は、この様な臨界点でのノイズの非対称
性を除去するものであり、以下本発明の一実施例
について図面を参照して説明する。第５図はその
一実施例であり、第１図と同一部分は同一番号を
付しておく。第５図にない部分は第１図と同じで
ある。即ち、第５図の様にICの外部から抵抗２
６を＋Ｂラインとピンとの間に挿入する。抵抗
２６の値は、強電界時のピンのDCレベルに合
せればよく、こうすれば、ノイズが負方向にいつ
てもコレクタ電流を供給できるからCE間インピ
ーダンスを下げることができる。従つて臨界点に
おいては第４図ａの様な状態を経ることなく、ノ
イズのない状態からすぐノイズの対称な状態に移
行することができる。
性を除去するものであり、以下本発明の一実施例
について図面を参照して説明する。第５図はその
一実施例であり、第１図と同一部分は同一番号を
付しておく。第５図にない部分は第１図と同じで
ある。即ち、第５図の様にICの外部から抵抗２
６を＋Ｂラインとピンとの間に挿入する。抵抗
２６の値は、強電界時のピンのDCレベルに合
せればよく、こうすれば、ノイズが負方向にいつ
てもコレクタ電流を供給できるからCE間インピ
ーダンスを下げることができる。従つて臨界点に
おいては第４図ａの様な状態を経ることなく、ノ
イズのない状態からすぐノイズの対称な状態に移
行することができる。
又、抵抗２６をIC内に取込む事は困難である。
即ち、180KΩの高抵抗を入れるのは困難であり、
又、抵抗値を低くするとピンのDC電位が高く
なる為、例えば電源スイツチオン時に、ピンの
電位が一瞬上昇し、VCO周波数を変動させると
いう様な問題を生じることになる。
即ち、180KΩの高抵抗を入れるのは困難であり、
又、抵抗値を低くするとピンのDC電位が高く
なる為、例えば電源スイツチオン時に、ピンの
電位が一瞬上昇し、VCO周波数を変動させると
いう様な問題を生じることになる。
又抵抗２１を小さくしてピン電位を下げよう
とすると２５，２３，２２，２１で構成するフイ
ルタ時定数が大きくなり、トランジスタ２０がオ
フしている時の引込範囲が狭くなつてしまう。
とすると２５，２３，２２，２１で構成するフイ
ルタ時定数が大きくなり、トランジスタ２０がオ
フしている時の引込範囲が狭くなつてしまう。
以上の様に本発明は入力電界の変動に応じての
PLLのフイルタ時定数の切換えをスムーズに行
なうものであり、IC内部での構成が困難なもの
をIC外部で安価で且つ効果的に構成することが
できるものである。
PLLのフイルタ時定数の切換えをスムーズに行
なうものであり、IC内部での構成が困難なもの
をIC外部で安価で且つ効果的に構成することが
できるものである。
第１図は従来例における位相同期装置のブロツ
ク線図、第２図は同装置の要部の具体回路図、第
３図、第４図は同装置説明のための波形図、第５
図は本発明の一実施例における位相同期装置の要
部の回路図である。 ４……発振器、５……位相検波器、６……ロー
パスフイルタ、８……フイルタ切換回路、７……
ロツク状態検出器、，……ピン、２１，２
２，２４，２５，２６……抵抗、２３……コンデ
ンサ、２０……切換トランジスタ。
ク線図、第２図は同装置の要部の具体回路図、第
３図、第４図は同装置説明のための波形図、第５
図は本発明の一実施例における位相同期装置の要
部の回路図である。 ４……発振器、５……位相検波器、６……ロー
パスフイルタ、８……フイルタ切換回路、７……
ロツク状態検出器、，……ピン、２１，２
２，２４，２５，２６……抵抗、２３……コンデ
ンサ、２０……切換トランジスタ。
Claims (1)
- １ 集積回路内に位相同期回路並びに引込範囲を
切換える為のフイルタ切換回路を内蔵し、このフ
イルタ切換回路の切換トランジスタのコレクタを
ICのピンに接続し、IC外部で構成されたローパ
スフイルタ内の一時定数である抵抗を上記コレク
タ出力が加えられたピンとアース間に接続し、さ
らに外部電源と上記コレクタ出力が加えられたピ
ンの間に高抵抗を接続し、上記切換トランジスタ
により、フイルタ時定数の抵抗をオン、オフさせ
ることにより位相同期ループの引込範囲を切換え
ることを特徴とする位相同期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57091587A JPS58207773A (ja) | 1982-05-28 | 1982-05-28 | 位相同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57091587A JPS58207773A (ja) | 1982-05-28 | 1982-05-28 | 位相同期装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58207773A JPS58207773A (ja) | 1983-12-03 |
| JPS6321392B2 true JPS6321392B2 (ja) | 1988-05-06 |
Family
ID=14030677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57091587A Granted JPS58207773A (ja) | 1982-05-28 | 1982-05-28 | 位相同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58207773A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144123A (ja) * | 1984-12-18 | 1986-07-01 | Toshiba Corp | Ｐｌｌ同期検波回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4228463A (en) * | 1979-05-17 | 1980-10-14 | Rca Corporation | Switched AFPC loop filter with offset voltage cancellation |
-
1982
- 1982-05-28 JP JP57091587A patent/JPS58207773A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58207773A (ja) | 1983-12-03 |
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