JPS632143B2 - - Google Patents
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- Publication number
- JPS632143B2 JPS632143B2 JP56100524A JP10052481A JPS632143B2 JP S632143 B2 JPS632143 B2 JP S632143B2 JP 56100524 A JP56100524 A JP 56100524A JP 10052481 A JP10052481 A JP 10052481A JP S632143 B2 JPS632143 B2 JP S632143B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- conductivity type
- layer
- semiconductor
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
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- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関し、更に
詳しくは素子間分離を行うことに起因する特性低
下を防止し得るようにした半導体装置の製造方法
に関する。
詳しくは素子間分離を行うことに起因する特性低
下を防止し得るようにした半導体装置の製造方法
に関する。
一般に、集積回路、大規模集積回路等の半導体
装置においては、一片の半導体ペレツトの中に多
数のトランジスタ、ダイオードおよび抵抗等の回
路素子を組み込んで回路機能を構成する。このと
き、これらの素子が相互に電気的な影響を受けな
いように、各素子を分離（アイソレーシヨン）す
る必要がある。
装置においては、一片の半導体ペレツトの中に多
数のトランジスタ、ダイオードおよび抵抗等の回
路素子を組み込んで回路機能を構成する。このと
き、これらの素子が相互に電気的な影響を受けな
いように、各素子を分離（アイソレーシヨン）す
る必要がある。
このアイソレーシヨンを行なう方法として(a)
PN接合分離、(b)絶縁層分離、(c)空気層分離等が
提案されている。第１図および第２図は従来方法
によるアイソレーシヨンをす。この方法ではp-
型シリコン基板１にn+型埋込拡散領域２を拡散
形成し、次に該埋込拡散領域２，２間にチヤンネ
ル・カツト用領域３を形成する。次いで常法によ
りｎ型シリコン・エピタキシヤル層４を成長さ
せ、しかる後、該エピタキシヤル層４に酸化膜５
を形成する。次にSF6を用いる反応性イオンエツ
チング（RIE）により、Ｕ溝６を形成する。ここ
で反応性イオンエツチングとは、反応性イオンビ
ームエツチング、反応性スパツタエツチング、反
応性プラズマエツチング等を含むものである。次
いでSiO2膜７を形成する。このようなアイソレ
ーシヨンの構成をとつた場合、寄生容量が増加
し、かつコレクタと基板の耐圧が減少する欠点が
あつた。
PN接合分離、(b)絶縁層分離、(c)空気層分離等が
提案されている。第１図および第２図は従来方法
によるアイソレーシヨンをす。この方法ではp-
型シリコン基板１にn+型埋込拡散領域２を拡散
形成し、次に該埋込拡散領域２，２間にチヤンネ
ル・カツト用領域３を形成する。次いで常法によ
りｎ型シリコン・エピタキシヤル層４を成長さ
せ、しかる後、該エピタキシヤル層４に酸化膜５
を形成する。次にSF6を用いる反応性イオンエツ
チング（RIE）により、Ｕ溝６を形成する。ここ
で反応性イオンエツチングとは、反応性イオンビ
ームエツチング、反応性スパツタエツチング、反
応性プラズマエツチング等を含むものである。次
いでSiO2膜７を形成する。このようなアイソレ
ーシヨンの構成をとつた場合、寄生容量が増加
し、かつコレクタと基板の耐圧が減少する欠点が
あつた。
第３図は、他の従来法によるアイソレーシヨン
を示す。この方法ではp-型シリコン基板８にn+
型埋込拡散領域９を拡散形成し、次いで常法によ
りｎ型シリコン・エピタキシヤル層１０を成長さ
せ、しかる後該エピタキシヤル層１０に酸化膜１
１を形成する。次いでSF6を用いる反応性イオン
エツチングにより、n+型埋込拡散領域９内にＵ
溝１２を形成する。更にガス拡散法により不純物
をＵ溝１２の周囲全体に導入しp+チヤンネルス
トツパー１３を形成する。このようなアイソレー
シヨン構造を採つた場合、集積度の高いICを作
成することが可能となるが、p+チヤンネルスト
ツパー１３が広範囲にわたつているので寄生容量
が増加する。このためスイツチング速度が遅くな
る欠点があつた。
を示す。この方法ではp-型シリコン基板８にn+
型埋込拡散領域９を拡散形成し、次いで常法によ
りｎ型シリコン・エピタキシヤル層１０を成長さ
せ、しかる後該エピタキシヤル層１０に酸化膜１
１を形成する。次いでSF6を用いる反応性イオン
エツチングにより、n+型埋込拡散領域９内にＵ
溝１２を形成する。更にガス拡散法により不純物
をＵ溝１２の周囲全体に導入しp+チヤンネルス
トツパー１３を形成する。このようなアイソレー
シヨン構造を採つた場合、集積度の高いICを作
成することが可能となるが、p+チヤンネルスト
ツパー１３が広範囲にわたつているので寄生容量
が増加する。このためスイツチング速度が遅くな
る欠点があつた。
本発明は、かかる状況に鑑み寄生容量の増加を
防止してスイツチング速度を低下させることなく
完全な素子間分離を行なうことを目的としたもの
であり、−導電型の半導体基板表面に第１の濃度
を有する反対導電型の埋込み層とその上に第１の
濃度より低い第２の濃度を有する反対導電型の半
導体層とを形成する工程と、 エツチングにより該半導体層表面より該半導体
層及び埋込み層を突き抜け該半導体基板の中に達
するＵ溝を形成する工程と、 次いで該Ｕ溝全内表面に所定の厚みの絶縁膜を
形成する工程と、 次いでイオンインプランテーシヨンにより前記
−導電型の不純物イオンを該Ｕ溝内の該絶縁膜上
から注入し、該Ｕ溝底部下の半導体基板中にのみ
位置し前記反対導電型の埋込み層に接触しない−
導電型の不純物領域を形成する工程とを有する。
防止してスイツチング速度を低下させることなく
完全な素子間分離を行なうことを目的としたもの
であり、−導電型の半導体基板表面に第１の濃度
を有する反対導電型の埋込み層とその上に第１の
濃度より低い第２の濃度を有する反対導電型の半
導体層とを形成する工程と、 エツチングにより該半導体層表面より該半導体
層及び埋込み層を突き抜け該半導体基板の中に達
するＵ溝を形成する工程と、 次いで該Ｕ溝全内表面に所定の厚みの絶縁膜を
形成する工程と、 次いでイオンインプランテーシヨンにより前記
−導電型の不純物イオンを該Ｕ溝内の該絶縁膜上
から注入し、該Ｕ溝底部下の半導体基板中にのみ
位置し前記反対導電型の埋込み層に接触しない−
導電型の不純物領域を形成する工程とを有する。
以下、本発明の一実施例を第４〜６図に従つて
説明する。
説明する。
ｐ型半導体基板１４にn+型埋込拡散領域１５
を拡散したのち、ｎ型エピタキシヤル層１６を成
長させる。次にSiO2膜１７およびSi3N4膜１８を
デポジユトする。次いでイオン注入の予定領域に
対しSiO2膜１７およびSi3N4膜１８を除去しSF6
を用いた反応性イオンエツチングを行ない半導体
基板１４に到るまでＵ溝１９を形成する。ここで
反応性イオンエツチングとは、反応性イオンビー
ムエツチング、反応性スパツタエツチング、反応
性プラズマエツチング等を含む。次いで約1000
℃、塩酸雰囲気中で酸化処理を行ない、Ｕ溝の周
囲に例えば500〜2000Åの酸化膜２０を形成する。
この酸化膜の厚さは、Ｕ溝の底部も側部も同じ厚
さである。酸化処理は、エピタキシヤル層が低抵
抗である場合、又はイオンインプランテーシヨン
の際浅く注入される種類のイオン、例えばBF+ 2を
用いる場合、特に必要のない工程であり、エピタ
キシヤル層が高抵抗である場合、又はB+の如く
深く注入されるイオンを用いる場合は必要な工程
である。尚、熱酸化膜でなくNH3雰囲気中で加
熱し熱窒化膜を形成しても良い。又、気相成長法
による絶縁膜でも可能である。次いで不純物領域
２１を形成するため、ボロンイオン（B+）のイ
オン注入を行なう。イオン注入は、Ｕ溝に対し垂
直に行ない、例えば60kevの加速電圧を用い、打
込みイオン・ドーズ量（cm-2）５×1014Pの条件
下で行なう。イオン注入はＵ溝に垂直に行なう
が、０〜10度の偏りによる溝側部のイオン注入も
あり得るが、酸化膜厚Ｗ、偏りを10゜とした場合
側部のイオン注入に対するマスキング膜厚Mwは
Mw＝Ｗ／sin10＝5.8Wであるため、溝底部にイ
オン注入されても溝側部の酸化膜を通過してイオ
ン注入されることはない。イオン注入後、多結晶
シリコン等を該Ｕ溝に埋め平坦化し、通常の所要
の操作を行なつて半導体装置を製造する。
を拡散したのち、ｎ型エピタキシヤル層１６を成
長させる。次にSiO2膜１７およびSi3N4膜１８を
デポジユトする。次いでイオン注入の予定領域に
対しSiO2膜１７およびSi3N4膜１８を除去しSF6
を用いた反応性イオンエツチングを行ない半導体
基板１４に到るまでＵ溝１９を形成する。ここで
反応性イオンエツチングとは、反応性イオンビー
ムエツチング、反応性スパツタエツチング、反応
性プラズマエツチング等を含む。次いで約1000
℃、塩酸雰囲気中で酸化処理を行ない、Ｕ溝の周
囲に例えば500〜2000Åの酸化膜２０を形成する。
この酸化膜の厚さは、Ｕ溝の底部も側部も同じ厚
さである。酸化処理は、エピタキシヤル層が低抵
抗である場合、又はイオンインプランテーシヨン
の際浅く注入される種類のイオン、例えばBF+ 2を
用いる場合、特に必要のない工程であり、エピタ
キシヤル層が高抵抗である場合、又はB+の如く
深く注入されるイオンを用いる場合は必要な工程
である。尚、熱酸化膜でなくNH3雰囲気中で加
熱し熱窒化膜を形成しても良い。又、気相成長法
による絶縁膜でも可能である。次いで不純物領域
２１を形成するため、ボロンイオン（B+）のイ
オン注入を行なう。イオン注入は、Ｕ溝に対し垂
直に行ない、例えば60kevの加速電圧を用い、打
込みイオン・ドーズ量（cm-2）５×1014Pの条件
下で行なう。イオン注入はＵ溝に垂直に行なう
が、０〜10度の偏りによる溝側部のイオン注入も
あり得るが、酸化膜厚Ｗ、偏りを10゜とした場合
側部のイオン注入に対するマスキング膜厚Mwは
Mw＝Ｗ／sin10＝5.8Wであるため、溝底部にイ
オン注入されても溝側部の酸化膜を通過してイオ
ン注入されることはない。イオン注入後、多結晶
シリコン等を該Ｕ溝に埋め平坦化し、通常の所要
の操作を行なつて半導体装置を製造する。
本発明は、以上説明したように反応性イオンエ
ツチングにより導電型の半導体基板にＵ溝を形成
し、所望によりＵ溝表面に酸化膜を形成し、次い
でイオン注入により前記導電型の不純物を導入
し、該Ｕ溝底部にのみ不純物領域を形成するよう
にしたものであるから、完全なアイソレーシヨン
を得ることができると共に、寄生容量を減少でき
るのでスイツチング速度が遅くなることもない。
ツチングにより導電型の半導体基板にＵ溝を形成
し、所望によりＵ溝表面に酸化膜を形成し、次い
でイオン注入により前記導電型の不純物を導入
し、該Ｕ溝底部にのみ不純物領域を形成するよう
にしたものであるから、完全なアイソレーシヨン
を得ることができると共に、寄生容量を減少でき
るのでスイツチング速度が遅くなることもない。
第１図ないし第３図は従来方法による半導体装
置の製造工程説明図、第４図ないし第６図は、本
発明の一実施例を示す半導体装置の製造工程説明
図である。 １４……ｐ型半導体基板、１５……n+型埋込
拡散領域、１６……ｎ型エピタキシヤル層、１９
……酸化膜、２０……Ｕ溝、２１……不純物領
域。
置の製造工程説明図、第４図ないし第６図は、本
発明の一実施例を示す半導体装置の製造工程説明
図である。 １４……ｐ型半導体基板、１５……n+型埋込
拡散領域、１６……ｎ型エピタキシヤル層、１９
……酸化膜、２０……Ｕ溝、２１……不純物領
域。
Claims (1)
- 【特許請求の範囲】 １ −導電型の半導体基板表面に第１の濃度を有
する反対導電型の埋込み層とその上に第１の濃度
より低い第２の濃度を有する反対導電型の半導体
層とを形成する工程と、 エツチングにより該半導体層表面より該半導体
層及び埋込み層を突き抜け該半導体基板の中に達
するＵ溝を形成する工程と、 次いで該Ｕ溝全内表面に所定の厚みの絶縁膜を
形成する工程と、 次いでイオンインプランテーシヨンにより前記
−導電型の不純物イオンを該Ｕ溝内の該絶縁膜上
から注入し、該Ｕ溝底部下の半導体基板中にのみ
位置し前記反対導電型の埋込み層に接触しない−
導電型の不純物領域を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100524A JPS583242A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100524A JPS583242A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583242A JPS583242A (ja) | 1983-01-10 |
| JPS632143B2 true JPS632143B2 (ja) | 1988-01-18 |
Family
ID=14276340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100524A Granted JPS583242A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583242A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4649625A (en) * | 1985-10-21 | 1987-03-17 | International Business Machines Corporation | Dynamic memory device having a single-crystal transistor on a trench capacitor structure and a fabrication method therefor |
| US5004703A (en) * | 1989-07-21 | 1991-04-02 | Motorola | Multiple trench semiconductor structure method |
| KR100242466B1 (ko) * | 1996-06-27 | 2000-02-01 | 김영환 | 채널스탑이온주입에 따른 좁은폭효과 방지를 위한 소자분리 구조를 갖는 반도체장치 및 그 제조방법 |
| KR100719719B1 (ko) | 2006-06-28 | 2007-05-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
1981
- 1981-06-30 JP JP56100524A patent/JPS583242A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS583242A (ja) | 1983-01-10 |
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