JPS583242A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS583242A JPS583242A JP56100524A JP10052481A JPS583242A JP S583242 A JPS583242 A JP S583242A JP 56100524 A JP56100524 A JP 56100524A JP 10052481 A JP10052481 A JP 10052481A JP S583242 A JPS583242 A JP S583242A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- film
- etching
- region
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の一造方法に１１１．、更に評し
くは素子間分離を行うことに起因する特性低下を防止し
得るようにした半導体＊ｔｏ製造方法に閤する〇 一般に１集積回路、大規模集積回路部の半導体装置にお
いては、−片の半導体ペレットの中に多数のトランジス
タ、ダイオードおよび抵抗郷の回路素子を組み込んで回
路機能を構成する。仁のとき、これらの素子が相互に電
気的な影響を受けないように、各素子を分離（アイソレ
ージ曽ン）する必要がある。
くは素子間分離を行うことに起因する特性低下を防止し
得るようにした半導体＊ｔｏ製造方法に閤する〇 一般に１集積回路、大規模集積回路部の半導体装置にお
いては、−片の半導体ペレットの中に多数のトランジス
タ、ダイオードおよび抵抗郷の回路素子を組み込んで回
路機能を構成する。仁のとき、これらの素子が相互に電
気的な影響を受けないように、各素子を分離（アイソレ
ージ曽ン）する必要がある。
このアイソレージ冒ンを行なう方法として（ａ）ＰＮＩ
Ｉ合分離、ら）絶縁層分離、（ｅ１空気層分離等が提案
されていゐ。第１ＩＩおよび第２図は従来方法によるア
イソレージ曹ンを示す□この方法ではｐ−型シリコン基
ＩＩ Ｉ Ｋ ｎ” ｍ Ｊｌ込拡散領域２を拡散形成
し、次に＃鯛込拡散領域２．２間にチャンネル・カット
用領域３を形成する。次いで常法により装置シリコン・
エピタキシャル１１１４１成長させ、しかる後、該エピ
タキシャル層４に酸化膜５を形成する。次に８Ｆ・を用
いる反応性イオンエツチング（ＲＩＥ）Ｋより、Ｕ溝６
を形成する０ζこで反応性イオンエツチングとは、反応
性イオンビームエツチング、反応性スパッタエツチング
、反応性プラズマエツチング等を含むものである。次い
で５ｉｎｓ膜７を形成する。このようなアイソレージ冒
ンの構Ｍ、ｔとった場合、寄生容量が増加し、かつコレ
クタと基板の耐圧が減少する欠点があった。
Ｉ合分離、ら）絶縁層分離、（ｅ１空気層分離等が提案
されていゐ。第１ＩＩおよび第２図は従来方法によるア
イソレージ曹ンを示す□この方法ではｐ−型シリコン基
ＩＩ Ｉ Ｋ ｎ” ｍ Ｊｌ込拡散領域２を拡散形成
し、次に＃鯛込拡散領域２．２間にチャンネル・カット
用領域３を形成する。次いで常法により装置シリコン・
エピタキシャル１１１４１成長させ、しかる後、該エピ
タキシャル層４に酸化膜５を形成する。次に８Ｆ・を用
いる反応性イオンエツチング（ＲＩＥ）Ｋより、Ｕ溝６
を形成する０ζこで反応性イオンエツチングとは、反応
性イオンビームエツチング、反応性スパッタエツチング
、反応性プラズマエツチング等を含むものである。次い
で５ｉｎｓ膜７を形成する。このようなアイソレージ冒
ンの構Ｍ、ｔとった場合、寄生容量が増加し、かつコレ
クタと基板の耐圧が減少する欠点があった。
ｇＳ図は、他の従来法によるアインレーシｌンを示す。
この方法でＦｉｐ−原シリコン基ｆ ８ Ｋ ｎ＋型壊
込拡散領域ＩＩｔ拡散形成し、次いで常法によりｈ糎シ
リコン自エピタキシャル層１０を成長させ、しかる後該
エピタキシャル層１０に酸化膜１１１ｆｔ形成する。次
いでＳＦ、を用いる反応性イオンエツチングによシ、ｎ
”１１ｍ１込拡散領域９内ＫＵＩＩＩ１２を形成する。
込拡散領域ＩＩｔ拡散形成し、次いで常法によりｈ糎シ
リコン自エピタキシャル層１０を成長させ、しかる後該
エピタキシャル層１０に酸化膜１１１ｆｔ形成する。次
いでＳＦ、を用いる反応性イオンエツチングによシ、ｎ
”１１ｍ１込拡散領域９内ＫＵＩＩＩ１２を形成する。
更にガス拡散法により不純物をＵ溝１２の周一全体く導
入しｐ＋チャンネルストッパー１３を形成す石。このよ
うなアイソレージ冒ン構造を採った場合、集積度の高い
ＩＣｔ作成す石ことか可能となるが、ｐ＋チャンネルス
トッパー１３が広範ｌ！にわ友っているので寄生容量が
増加する。
入しｐ＋チャンネルストッパー１３を形成す石。このよ
うなアイソレージ冒ン構造を採った場合、集積度の高い
ＩＣｔ作成す石ことか可能となるが、ｐ＋チャンネルス
トッパー１３が広範ｌ！にわ友っているので寄生容量が
増加する。
このためスイッチング速度が遵〈な石欠点があり’ＩＰ
−。
−。
零ｌｌ―は、かかる状況に鐙み寄生容量の増加を肪止し
てスイッチング速度を低下させることなく完全な素子間
分離を行なうことを目的としたものであり、反応性イオ
ンエツチングにより導電層の半導体基［ＫＵＩｌｌを形
成し、次いでＵｌｌｌｌ全表面に絶縁膜を形成し、次い
でイオンインプランテーシ璽ンにより前記導電型の不純
物を導入し、ＭＵ＃ｌＩ底部にのみ不純物領域を形成す
ることを特徴とする０ 以下、本発明の一実施例を第４〜６図に従って説明すゐ
。
てスイッチング速度を低下させることなく完全な素子間
分離を行なうことを目的としたものであり、反応性イオ
ンエツチングにより導電層の半導体基［ＫＵＩｌｌを形
成し、次いでＵｌｌｌｌ全表面に絶縁膜を形成し、次い
でイオンインプランテーシ璽ンにより前記導電型の不純
物を導入し、ＭＵ＃ｌＩ底部にのみ不純物領域を形成す
ることを特徴とする０ 以下、本発明の一実施例を第４〜６図に従って説明すゐ
。
ｐｕｓ！半導体基板１４Ｋｎ”ＷＩＭ！込拡散領域１５
を拡散したのち、ｎ型エピタキシャル層１６を成長させ
る。次Ｋ ５ｉｆｔ Ｉ！ ３７およびＳｉｓ丸膜］８
をデボシュドする。次いでイオン注入の予定領域に対し
５ｉｎｓ膜１７および５１ｉＮ４膜１８ｔ−除去し８Ｆ
−を用いた反応性イオンエツチングを行ない半導体基板
】４に到るまで旧１９を形成する。ここで反応性イオン
エツチングとは、反応性イオンビームエツチング、反応
性スパッタエツチング、反応性プラズマエツチング等を
含む。次いで約１０００℃、塩酸雰囲気中で酸化第１１
ｔ行ない、Ｕ溝の周ＷＫ例えば５００〜２０００Ａの酸
化膜２０を形成する。この酸化膜の厚さは、Ｕ溝の底部
も側部４同じ厚さである。酸化第ｍは、エピタキシャル
層が低抵抗であゐ場合、又はイオンインブランテーシｌ
ンの際浅く注入される種類のイオン、例えばＢｄを用い
る場合、特Ｉ’ｌｌＦのない工程であり、エピタキシャ
ル層が高抵抗である場合、又はＢ＋の如く深く注入され
るイオンを用いる場合は必ｖｅ工程である。尚、熱酸化
層でなくＮ６雰囲気中で加熱し熱窒化膜を形成しても良
い０又、気相成長法による絶縁膜で本可能である０次い
で娑不；埠う汗純＠４１１坂２１を形成するため、ボロ
ンイオン（Ｂ＋）のイオン注入を行なう。イオン注入は
、ＵｗＫ対し喬直に行ない、例えば６０ ｋｅｙの加速
電圧を用い、打込みイオン−ドーズ量（３−”）５ Ｘ
Ｉ Ｏ”の条件下で行なう。イオン注入はＵ溝に働直
に行なうが、０−１０１の偏りによる溝儒部のイオン注
入もあ）得るが、酸化膜厚Ｗ１偏りを１０°とした場合
側部のイオン注入に対するマスキング膜厚Ｍｙ ＦｉＭ
ｙ ＝ Ｗ／ａｉａ １０ ＝ ５．８ Ｗであゐため
、溝底部にイオン注入されても擲儒部の酸化膜を通過し
てイオン注入されることはない０イオン注入後、多結晶
シリコン尋をｔＩＵ溝に埋め平坦化し、通常の所要の操
作を行なって半導体装置を製造する。
を拡散したのち、ｎ型エピタキシャル層１６を成長させ
る。次Ｋ ５ｉｆｔ Ｉ！ ３７およびＳｉｓ丸膜］８
をデボシュドする。次いでイオン注入の予定領域に対し
５ｉｎｓ膜１７および５１ｉＮ４膜１８ｔ−除去し８Ｆ
−を用いた反応性イオンエツチングを行ない半導体基板
】４に到るまで旧１９を形成する。ここで反応性イオン
エツチングとは、反応性イオンビームエツチング、反応
性スパッタエツチング、反応性プラズマエツチング等を
含む。次いで約１０００℃、塩酸雰囲気中で酸化第１１
ｔ行ない、Ｕ溝の周ＷＫ例えば５００〜２０００Ａの酸
化膜２０を形成する。この酸化膜の厚さは、Ｕ溝の底部
も側部４同じ厚さである。酸化第ｍは、エピタキシャル
層が低抵抗であゐ場合、又はイオンインブランテーシｌ
ンの際浅く注入される種類のイオン、例えばＢｄを用い
る場合、特Ｉ’ｌｌＦのない工程であり、エピタキシャ
ル層が高抵抗である場合、又はＢ＋の如く深く注入され
るイオンを用いる場合は必ｖｅ工程である。尚、熱酸化
層でなくＮ６雰囲気中で加熱し熱窒化膜を形成しても良
い０又、気相成長法による絶縁膜で本可能である０次い
で娑不；埠う汗純＠４１１坂２１を形成するため、ボロ
ンイオン（Ｂ＋）のイオン注入を行なう。イオン注入は
、ＵｗＫ対し喬直に行ない、例えば６０ ｋｅｙの加速
電圧を用い、打込みイオン−ドーズ量（３−”）５ Ｘ
Ｉ Ｏ”の条件下で行なう。イオン注入はＵ溝に働直
に行なうが、０−１０１の偏りによる溝儒部のイオン注
入もあ）得るが、酸化膜厚Ｗ１偏りを１０°とした場合
側部のイオン注入に対するマスキング膜厚Ｍｙ ＦｉＭ
ｙ ＝ Ｗ／ａｉａ １０ ＝ ５．８ Ｗであゐため
、溝底部にイオン注入されても擲儒部の酸化膜を通過し
てイオン注入されることはない０イオン注入後、多結晶
シリコン尋をｔＩＵ溝に埋め平坦化し、通常の所要の操
作を行なって半導体装置を製造する。
本発明は、以上説！したように反応性イオンエツチング
により導電型の半導体基１［ＫＵ溝を形成し、所ｗＫよ
りＵ溝表面に酸化膜を形成し、次いでイオン注入１ｃよ
り前記導電型の不純物を導入し、該Ｕ溝底部にのみ不純
物領域を形成するようにした４のであるから、完全なア
イソレージ嘗ンを得ることができると共に、寄生容量を
減少できるのでスイッチング速度が遅くなること本ない
０
により導電型の半導体基１［ＫＵ溝を形成し、所ｗＫよ
りＵ溝表面に酸化膜を形成し、次いでイオン注入１ｃよ
り前記導電型の不純物を導入し、該Ｕ溝底部にのみ不純
物領域を形成するようにした４のであるから、完全なア
イソレージ嘗ンを得ることができると共に、寄生容量を
減少できるのでスイッチング速度が遅くなること本ない
０
【図面の簡単な説明】
第１図力いし第３図は従来方法による半導体装置の製造
工程説明図、第４図ないし第６図は、本発明の一実施例
を示す半導体装置の製造工程説明図である。 １４・・・・・・ｐ型半導体基板、１５・・・・・・ｎ
”ｌｌ置込拡散領域、１６・・・・・・ｎＷエピタキシ
ャル聯、１９・・・・・・酸化膜、２０・・・・・・Ｕ
溝、２１・・・・・・不純物領域Ｏ 特許出願人 富士通株式金社 特許出願代理人 弁ト青木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 勇 弁１士 山 口 昭 之 第１図 旦 第２図 第３図
工程説明図、第４図ないし第６図は、本発明の一実施例
を示す半導体装置の製造工程説明図である。 １４・・・・・・ｐ型半導体基板、１５・・・・・・ｎ
”ｌｌ置込拡散領域、１６・・・・・・ｎＷエピタキシ
ャル聯、１９・・・・・・酸化膜、２０・・・・・・Ｕ
溝、２１・・・・・・不純物領域Ｏ 特許出願人 富士通株式金社 特許出願代理人 弁ト青木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 勇 弁１士 山 口 昭 之 第１図 旦 第２図 第３図
Claims (1)
- １、エツチングにより−導電皺の半導体基板にυ溝を形
成し１次いで所１１によりＵ溝全表面に絶縁膜を形成し
、次いでイオンインプランテーシ璽ンにより前記−導電
型の不純物を導入し、ＩＩＵ溝底部にのみ不純物領域を
形成することｔ−特徴とする、前記半導体５ＩＩｌｆ）
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100524A JPS583242A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100524A JPS583242A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583242A true JPS583242A (ja) | 1983-01-10 |
| JPS632143B2 JPS632143B2 (ja) | 1988-01-18 |
Family
ID=14276340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100524A Granted JPS583242A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583242A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4649625A (en) * | 1985-10-21 | 1987-03-17 | International Business Machines Corporation | Dynamic memory device having a single-crystal transistor on a trench capacitor structure and a fabrication method therefor |
| US5004703A (en) * | 1989-07-21 | 1991-04-02 | Motorola | Multiple trench semiconductor structure method |
| JPH1064993A (ja) * | 1996-06-27 | 1998-03-06 | Hyundai Electron Ind Co Ltd | 素子分離構造を有する半導体装置とその製造方法 |
| KR100719719B1 (ko) | 2006-06-28 | 2007-05-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
1981
- 1981-06-30 JP JP56100524A patent/JPS583242A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4649625A (en) * | 1985-10-21 | 1987-03-17 | International Business Machines Corporation | Dynamic memory device having a single-crystal transistor on a trench capacitor structure and a fabrication method therefor |
| US5004703A (en) * | 1989-07-21 | 1991-04-02 | Motorola | Multiple trench semiconductor structure method |
| JPH1064993A (ja) * | 1996-06-27 | 1998-03-06 | Hyundai Electron Ind Co Ltd | 素子分離構造を有する半導体装置とその製造方法 |
| US5904541A (en) * | 1996-06-27 | 1999-05-18 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a semiconductor device having a shallow trench isolation structure |
| KR100719719B1 (ko) | 2006-06-28 | 2007-05-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS632143B2 (ja) | 1988-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4766086A (en) | Method of gettering a semiconductor device and forming an isolation region therein | |
| JPH0680724B2 (ja) | 絶縁分離のｃｍｏｓ ｆｅｔ集積装置の製造方法 | |
| JPS6072268A (ja) | バイポ−ラ・トランジスタ構造の製造方法 | |
| JPH01503026A (ja) | 絶縁体上に薄い単結晶シリコン島状部を製造する方法 | |
| JPH0883805A (ja) | 半導体装置及びその製造方法 | |
| JPS5866359A (ja) | 半導体装置の製造方法 | |
| JPH06168952A (ja) | 半導体装置およびその製造方法 | |
| US5480816A (en) | Method of fabricating a bipolar transistor having a link base | |
| JPH0669431A (ja) | Ｓｏｉ基板上にバイポーラトランジスタとｃｍｏｓトランジスタを製造する方法及びそれらのトランジスタ | |
| JPS583242A (ja) | 半導体装置の製造方法 | |
| US20040209433A1 (en) | Method for manufacturing and structure of semiconductor device with shallow trench collector contact region | |
| US6806159B2 (en) | Method for manufacturing a semiconductor device with sinker contact region | |
| US7164186B2 (en) | Structure of semiconductor device with sinker contact region | |
| JPH0897223A (ja) | バイポーラトランジスタ及びその製造方法 | |
| JPS58206158A (ja) | 半導体装置の製造方法 | |
| JPS583243A (ja) | 半導体装置の製造方法 | |
| JPH0870047A (ja) | 半導体装置の製造方法 | |
| JPH05102145A (ja) | ポリシリコン配線の形成方法 | |
| JPH05243249A (ja) | バイポーラトランジスタの製造方法 | |
| JPH0661239A (ja) | 半導体装置とその製造方法 | |
| JPS5929425A (ja) | 半導体装置の製造方法 | |
| JP2003303826A (ja) | 半導体装置およびその製造方法 | |
| JPH07153771A (ja) | 半導体素子の製造方法 | |
| JPH10326836A (ja) | 半導体装置の製造方法 | |
| JPS60106164A (ja) | 半導体記憶装置 |