JPS63214860A - Ｄｍａ装置 - Google Patents
Ｄｍａ装置Info
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- JPS63214860A JPS63214860A JP4676187A JP4676187A JPS63214860A JP S63214860 A JPS63214860 A JP S63214860A JP 4676187 A JP4676187 A JP 4676187A JP 4676187 A JP4676187 A JP 4676187A JP S63214860 A JPS63214860 A JP S63214860A
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- signal
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、高速システムバスに接続されたマイクロプ
ロセッサ内蔵の制御装置に設けられ、ＤＭＡ （ダイレ
クト◆メモリ・アクセス）コントローラを備えたＤＭＡ
装置に関する。
ロセッサ内蔵の制御装置に設けられ、ＤＭＡ （ダイレ
クト◆メモリ・アクセス）コントローラを備えたＤＭＡ
装置に関する。
（従来の技術）
近年、比較的小規模な計算機システムにおいても、＾性
能な中央演算処理装置（以下、ＣＰＵと称する）の下に
複数のマイクロプロセッサを持ち、これを有機的に結合
することｔパフォーマンスの向上を図っているものが多
い。この種のシステムの一例を第４図に示す。同図にお
いて、１１は高速ＣＰＵ、１２は磁気ディスク制御装置
、１３はフロッピーディスクυ１１１１１装置、１４は
通信回線制ｍ装置、１５は主記憶装置、１６は入出力１
１ＪＩＩＩ装置である。
能な中央演算処理装置（以下、ＣＰＵと称する）の下に
複数のマイクロプロセッサを持ち、これを有機的に結合
することｔパフォーマンスの向上を図っているものが多
い。この種のシステムの一例を第４図に示す。同図にお
いて、１１は高速ＣＰＵ、１２は磁気ディスク制御装置
、１３はフロッピーディスクυ１１１１１装置、１４は
通信回線制ｍ装置、１５は主記憶装置、１６は入出力１
１ＪＩＩＩ装置である。
これら各装置は、システムバス１７に接続されている。
このシステムバス１１は、その計算機システムの性能に
影響を及ぼすため、各装置の要求に応じて高速にデータ
転送が行なえる構成（例えば３２ビツト或は６４ビツト
のパラレル転送が可能な構成）となっている。
影響を及ぼすため、各装置の要求に応じて高速にデータ
転送が行なえる構成（例えば３２ビツト或は６４ビツト
のパラレル転送が可能な構成）となっている。
さて、システムバス１１に接続される上記各制御装置は
、一般に、マイクロプロセッサの内部バスを用いてＤＭ
Ａ転送を行なうＤＭＡコントローラを備えている。上記
マイクロプロセッサは８ビツト或は１６ビツト構成であ
るのが一般的であり、その処理速度は高速ＣＰ ＬＪ
１１と比較して低速である。そのため、成る制御装置が
同装置の管理下にあるデバイスをｌ１ｉＩｌシていると
きに、システムバス１７からデータ転送要求があると、
制御装置内のマイクロプロセッサの負荷が増大し、デバ
イスの制御がおろそかになってしまう問題があった。こ
の問題について、通信回線ｔｌｌＪＩｍ装置１４を例に
とり、第５図のブロック図を参照して説明する。
、一般に、マイクロプロセッサの内部バスを用いてＤＭ
Ａ転送を行なうＤＭＡコントローラを備えている。上記
マイクロプロセッサは８ビツト或は１６ビツト構成であ
るのが一般的であり、その処理速度は高速ＣＰ ＬＪ
１１と比較して低速である。そのため、成る制御装置が
同装置の管理下にあるデバイスをｌ１ｉＩｌシていると
きに、システムバス１７からデータ転送要求があると、
制御装置内のマイクロプロセッサの負荷が増大し、デバ
イスの制御がおろそかになってしまう問題があった。こ
の問題について、通信回線ｔｌｌＪＩｍ装置１４を例に
とり、第５図のブロック図を参照して説明する。
第５図において、２）は通信回線制御装置１４全体の制
御を司るマイクロプロセッサ（以下、μＰと称する）で
ある。今、μＰ２）が内部バス２２を介して回線制御部
２３−１〜２３−４に対しマルチ処理で送受信サービス
を行なっているものとする。例えば、回線制御部２３−
１は、システムバス１７に接続されている主起ＩＩ装置
１５から回線Ｌ１へ転送するためのデータをローカルメ
モリ２４に読込むために、システムバス１７と内部バス
２２とを接続するバスアダプタ２５にその旨の情報を設
定し、ＤＭＡ装ｆｆ１ｆ２６を構成するＤＭＡコントロ
ーラ（以下、ＤＭＡＣと称する）２７を起動する。同時
に他の回線制御部２３−２〜２３−４は、回線１２〜Ｌ
４からのデータの受信制御を行なう。゛さて、ＤＭＡＣ
２７が起動されると、システムバス１７が高速であるこ
とから、ＤＭＡＣ２７が動作するためのバス使用要求が
μＰ２）に対して頻繁に発生する。この場合、μＰ２）
は、回線制御部２３−２〜２３−４に対して十分なサー
ビスができなくなる問題があった。そこで従来は、この
種の問題を解決するために、ＤＭＡＣ２７の１回の起動
におけるデータ転送量を制限したり、システムバス１１
とのデータ送受信時には回線ｌ１ＩＩＩ部２３−１〜２
３−４へのサービスをしないようにする必要があった。
御を司るマイクロプロセッサ（以下、μＰと称する）で
ある。今、μＰ２）が内部バス２２を介して回線制御部
２３−１〜２３−４に対しマルチ処理で送受信サービス
を行なっているものとする。例えば、回線制御部２３−
１は、システムバス１７に接続されている主起ＩＩ装置
１５から回線Ｌ１へ転送するためのデータをローカルメ
モリ２４に読込むために、システムバス１７と内部バス
２２とを接続するバスアダプタ２５にその旨の情報を設
定し、ＤＭＡ装ｆｆ１ｆ２６を構成するＤＭＡコントロ
ーラ（以下、ＤＭＡＣと称する）２７を起動する。同時
に他の回線制御部２３−２〜２３−４は、回線１２〜Ｌ
４からのデータの受信制御を行なう。゛さて、ＤＭＡＣ
２７が起動されると、システムバス１７が高速であるこ
とから、ＤＭＡＣ２７が動作するためのバス使用要求が
μＰ２）に対して頻繁に発生する。この場合、μＰ２）
は、回線制御部２３−２〜２３−４に対して十分なサー
ビスができなくなる問題があった。そこで従来は、この
種の問題を解決するために、ＤＭＡＣ２７の１回の起動
におけるデータ転送量を制限したり、システムバス１１
とのデータ送受信時には回線ｌ１ＩＩＩ部２３−１〜２
３−４へのサービスをしないようにする必要があった。
しかし、この方式では、回線ａｉｍ部２３−１〜２３−
４の効率低下を招＜ａｉｍがあった。この種の問題は、
入出力制御装置１１１６など、回ＷＡＩＩＩＩｇ装置以
外の制御装置の場合でも同様であった。
４の効率低下を招＜ａｉｍがあった。この種の問題は、
入出力制御装置１１１６など、回ＷＡＩＩＩＩｇ装置以
外の制御装置の場合でも同様であった。
（発明が解決しようとする問題点）
上記したように従来は、高速システムバスとのデータ転
送が必要となる場合には、ＤＭＡコントローラ（ＤＭＡ
Ｃ＞から同コントローラを備えた制御装置の中心を成す
マイクロプロセッサ（μＰ）へのバス使用要求が頻発す
るため、このマイクロプロセッサの負荷が増大し、制御
装置全体の性能が低下する問題があった。
送が必要となる場合には、ＤＭＡコントローラ（ＤＭＡ
Ｃ＞から同コントローラを備えた制御装置の中心を成す
マイクロプロセッサ（μＰ）へのバス使用要求が頻発す
るため、このマイクロプロセッサの負荷が増大し、制御
装置全体の性能が低下する問題があった。
この発明は上記事情に鑑みてなされたものでその目的は
、ＤＭＡ動作周期が可変でき、もって高速システムバス
に接続される制御装置の性能低下が防止できるＤＭＡ装
置を提供することにある。
、ＤＭＡ動作周期が可変でき、もって高速システムバス
に接続される制御装置の性能低下が防止できるＤＭＡ装
置を提供することにある。
［発明の構成］
（問題点を解決するための手段と作用）この発明によれ
ば、高速システムバスに接続されたマイクロプロセッサ
（μＰ）内蔵の制御装置に設けられるＤＭＡ装置が提供
される。このＤＭＡ装置には、任意の時間データが設定
されるレジスタ手段と、外部からのＤＭＡ要求により起
動され、レジスタ手段に設定されている時間データの示
す値だけカウントするカウント手段と、グー１−回路と
が設けられる。このゲート回路は、外部から与えられて
いるＤＭＡ要求の［）ＭＡコントローラ（ＤＭＡＣ）へ
の入力を、カウント手段のカウント終了によって許可す
る。上記の構成によれば、ＤＭＡコントローラのＤＭＡ
動作周期をレジスタ手段に設定される時間データによっ
て可変することができる。
ば、高速システムバスに接続されたマイクロプロセッサ
（μＰ）内蔵の制御装置に設けられるＤＭＡ装置が提供
される。このＤＭＡ装置には、任意の時間データが設定
されるレジスタ手段と、外部からのＤＭＡ要求により起
動され、レジスタ手段に設定されている時間データの示
す値だけカウントするカウント手段と、グー１−回路と
が設けられる。このゲート回路は、外部から与えられて
いるＤＭＡ要求の［）ＭＡコントローラ（ＤＭＡＣ）へ
の入力を、カウント手段のカウント終了によって許可す
る。上記の構成によれば、ＤＭＡコントローラのＤＭＡ
動作周期をレジスタ手段に設定される時間データによっ
て可変することができる。
（実施例）
以下、この発明の一実施例を、通信回線制御装置に設け
られたＤＭＡ装置を例にとって図面を参照して説明する
。なお、第４図および第５図と同一部分には同一符号を
付して詳細な説明を省略する。
られたＤＭＡ装置を例にとって図面を参照して説明する
。なお、第４図および第５図と同一部分には同一符号を
付して詳細な説明を省略する。
第１図はＤＭＡ装置のブロック構成を示し、第２図は第
１図のＤＭＡ装置を備えた通信回Ｉｌｌ制御装置のブロ
ック構成を示す。第２図において、３４は第４図および
第５図に示す通信回線制御装置１４に相当する通信回線
制御装置である。この通信回線制御装置３４は、第４図
に示すシステムバス１７に通信回線制御装置１４に代え
て接続されているものとする。通信回線制ａ装＠３４は
、間装［３４全体を制御する（第５図に示すμＰ２）相
当の）μＰ（マイクロプロセッサ）を備えている。この
μＰ４１のバス（内部バス）４２には、第５図に示す通
信回線料ｍ＋装Ｗ１１４における内部バス２２と同様に
、回線制御部２３−１〜２３−４、ローカルメモリ２４
およびバスアダプタ２５が接続されている。また内部バ
ス４２には、この発明に直接関係するＤＭＡ装置４６が
接続されている。ＤＭＡ装置４６は、第５図に示すＤＭ
ＡＣ（ＤＭＡコントローラ）２７に相当するＤＭＡＣ４
γの他に、ＤＭＡＣ４７のＤＭＡ動作周期を可変するた
めの動作周期可変回路４８を備えている。この実施例に
おいて、ＤＭＡＣ４７は独立の集積回路素子であるが、
同素子に動作周期可変回路４８を内蔵させることも可能
である。
１図のＤＭＡ装置を備えた通信回Ｉｌｌ制御装置のブロ
ック構成を示す。第２図において、３４は第４図および
第５図に示す通信回線制御装置１４に相当する通信回線
制御装置である。この通信回線制御装置３４は、第４図
に示すシステムバス１７に通信回線制御装置１４に代え
て接続されているものとする。通信回線制ａ装＠３４は
、間装［３４全体を制御する（第５図に示すμＰ２）相
当の）μＰ（マイクロプロセッサ）を備えている。この
μＰ４１のバス（内部バス）４２には、第５図に示す通
信回線料ｍ＋装Ｗ１１４における内部バス２２と同様に
、回線制御部２３−１〜２３−４、ローカルメモリ２４
およびバスアダプタ２５が接続されている。また内部バ
ス４２には、この発明に直接関係するＤＭＡ装置４６が
接続されている。ＤＭＡ装置４６は、第５図に示すＤＭ
ＡＣ（ＤＭＡコントローラ）２７に相当するＤＭＡＣ４
γの他に、ＤＭＡＣ４７のＤＭＡ動作周期を可変するた
めの動作周期可変回路４８を備えている。この実施例に
おいて、ＤＭＡＣ４７は独立の集積回路素子であるが、
同素子に動作周期可変回路４８を内蔵させることも可能
である。
ＤＭＡ装置４６の動作周期可変回路４８は、第１図に示
すように、内部バス４２に接続され任意の時間データを
保持するためのレジスタ５１と、ＤＭＡＣ４７からのバ
ス使用要求信号ＢＬＩＳＲＥＱに対する応答信号ＢＬＪ
ＳＡＣＫの立上がりに応じて１パルスを発生する単安定
マルチバイブレータ（以下、モノマルチと称する）５２
と、このモノマルチ５２の出力信号に応じてレジスタ５
１の保持データをロードし、後述するアンドゲート５５
からの出力信号をクロック信号としてダウンカウント動
作を行なうダウンカウンタ５３とを備えている。動作周
期可変回路４８は更に、ダウンカウンタ５３の出力端子
ＯＺから出力され同カウンタ５３のカウント値が０（零
）である期間中“Ｈ”レベル＜ Ｈ＋ａｈレベル）とな
る出力零信号０ＵＴＺのレベルを反転するインバータ（
１） ５４と、このインバータ５４の出力信号および第
２図のバスアダプタ２５からのＤＭＡ！ｌ求償号ＤＭＡ
ＲＥＱに応じて一定周期のパルス列から成るクロック信
号ＣＬＫの出力を１３ ＩＩするアンドゲート（ＡＮＤ
）５５と、上記信号ＤＭＡＲＥＱのＤＭＡＣ４７への出
力を上記出力零信号０ＵＴＺに応じて制御するアンドゲ
ート（ＡＮＤ）５６とを備えている。
すように、内部バス４２に接続され任意の時間データを
保持するためのレジスタ５１と、ＤＭＡＣ４７からのバ
ス使用要求信号ＢＬＩＳＲＥＱに対する応答信号ＢＬＪ
ＳＡＣＫの立上がりに応じて１パルスを発生する単安定
マルチバイブレータ（以下、モノマルチと称する）５２
と、このモノマルチ５２の出力信号に応じてレジスタ５
１の保持データをロードし、後述するアンドゲート５５
からの出力信号をクロック信号としてダウンカウント動
作を行なうダウンカウンタ５３とを備えている。動作周
期可変回路４８は更に、ダウンカウンタ５３の出力端子
ＯＺから出力され同カウンタ５３のカウント値が０（零
）である期間中“Ｈ”レベル＜ Ｈ＋ａｈレベル）とな
る出力零信号０ＵＴＺのレベルを反転するインバータ（
１） ５４と、このインバータ５４の出力信号および第
２図のバスアダプタ２５からのＤＭＡ！ｌ求償号ＤＭＡ
ＲＥＱに応じて一定周期のパルス列から成るクロック信
号ＣＬＫの出力を１３ ＩＩするアンドゲート（ＡＮＤ
）５５と、上記信号ＤＭＡＲＥＱのＤＭＡＣ４７への出
力を上記出力零信号０ＵＴＺに応じて制御するアンドゲ
ート（ＡＮＤ）５６とを備えている。
次に、第１図および第２図の構成の動作を第３図のタイ
ミングチャートを適宜参照して説明する。
ミングチャートを適宜参照して説明する。
今、動作周期可変回路４８のダウンカウンタ５３に０以
外の時間データがロードされている状態で、バスアダプ
タ２５がシステムバス１７とのデータ転送要求のために
（更に具体的に述べるならば、システムバス１７とのデ
ータ転送に伴うバスアダプタ２５゜ローカルメモリ２４
間のデータ転送のために）、ＤＭＡ要求を示す信号ＤＭ
ＡＲＥＱを”Ｈ”レベル（アクティブ）にしたものとす
る。ダウンカウンタ５３の内容が０でない場合、その出
力端子ｏｚから出力される出力零信号０ＬＪＴＺは“し
”レベルとなっている。この信号０ｔＪＴＺはインバー
タ５４によってレベル反転されてアンドゲート５５に供
給されると共に、そのままアンドゲート５６に供給され
る。アンドゲート５６は、信号０ＬＪＴＺが“し“レベ
ル（Ｌ ｏｗレベル）の場合にオフし、信号ＤＭＡＲＥ
ＱがＤＭＡＣ４７に伝達されるのを禁止する。一方アン
ドゲート５５は、信号０ＬＪＴＺが“Ｌ”レベルにあり
（即ちインバータ５４の出力信号がＨ”レベルにあり）
、且つ信号 ＤＭＡＲＥＱが“Ｈ”レベルにある期間だけオンする。
外の時間データがロードされている状態で、バスアダプ
タ２５がシステムバス１７とのデータ転送要求のために
（更に具体的に述べるならば、システムバス１７とのデ
ータ転送に伴うバスアダプタ２５゜ローカルメモリ２４
間のデータ転送のために）、ＤＭＡ要求を示す信号ＤＭ
ＡＲＥＱを”Ｈ”レベル（アクティブ）にしたものとす
る。ダウンカウンタ５３の内容が０でない場合、その出
力端子ｏｚから出力される出力零信号０ＬＪＴＺは“し
”レベルとなっている。この信号０ｔＪＴＺはインバー
タ５４によってレベル反転されてアンドゲート５５に供
給されると共に、そのままアンドゲート５６に供給され
る。アンドゲート５６は、信号０ＬＪＴＺが“し“レベ
ル（Ｌ ｏｗレベル）の場合にオフし、信号ＤＭＡＲＥ
ＱがＤＭＡＣ４７に伝達されるのを禁止する。一方アン
ドゲート５５は、信号０ＬＪＴＺが“Ｌ”レベルにあり
（即ちインバータ５４の出力信号がＨ”レベルにあり）
、且つ信号 ＤＭＡＲＥＱが“Ｈ”レベルにある期間だけオンする。
これによりアンドゲート５５に供給されているクロック
信号ＣＬＫは、第３図に示すように同ゲート５５からそ
のまま出力され、ダウンカウンタ５３に供給される。ダ
ウンカウンタ５３は、アンドゲート５５がオン状態にあ
る期間中に同ゲート５５から出力されるクロック信号Ｃ
ＬＫによってダウンカウント動作を行なう。
信号ＣＬＫは、第３図に示すように同ゲート５５からそ
のまま出力され、ダウンカウンタ５３に供給される。ダ
ウンカウンタ５３は、アンドゲート５５がオン状態にあ
る期間中に同ゲート５５から出力されるクロック信号Ｃ
ＬＫによってダウンカウント動作を行なう。
やがてダウンカウンタ５３のカウント値が０になると、
第３図に示すように出力零信号０ＵＴＺは“Ｈ”レベル
に遷移する。信号０ｔＪＴＺが″Ｈ″レベルになると、
インバータ５４の出力信号が“Ｌ”レベルとなることか
ら、アンドゲート５５はオフし、クロツタ信号ＣＬＫが
ダウンカウンタ５３に出力されるのが禁止される。これ
によりダウンカウンタ５３のカウント動作は停止する。
第３図に示すように出力零信号０ＵＴＺは“Ｈ”レベル
に遷移する。信号０ｔＪＴＺが″Ｈ″レベルになると、
インバータ５４の出力信号が“Ｌ”レベルとなることか
ら、アンドゲート５５はオフし、クロツタ信号ＣＬＫが
ダウンカウンタ５３に出力されるのが禁止される。これ
によりダウンカウンタ５３のカウント動作は停止する。
また信号０ＬＪＴＺがＨ”レベルになると、アンドゲー
ト５６はオンし、バスアダプタ２５から出されていた信
号ＤＭＡＲＥＱをそのままＤＭＡＣ４７に伝達する。
ト５６はオンし、バスアダプタ２５から出されていた信
号ＤＭＡＲＥＱをそのままＤＭＡＣ４７に伝達する。
これによりＤＭＡＣ４７は起動され、内部バス４２の使
用要求（解放要求）のためにバス使用要求信号ＢＬＩＳ
ＲＥＱを“Ｌ”レベル（アクティブ）にする。即ち、こ
の実施例によれば、バスアダプタ２５から信号ＤＭＡＲ
ＥＱが出されても、ダウンカウンタ５３が同カウンタ５
３にロードされていた時間データの示す値くりＯツク信
号ＣＬＫのパルス数）だけカウントするまでは、ＤＭＡ
Ｃ４７の起動が持たされる。
用要求（解放要求）のためにバス使用要求信号ＢＬＩＳ
ＲＥＱを“Ｌ”レベル（アクティブ）にする。即ち、こ
の実施例によれば、バスアダプタ２５から信号ＤＭＡＲ
ＥＱが出されても、ダウンカウンタ５３が同カウンタ５
３にロードされていた時間データの示す値くりＯツク信
号ＣＬＫのパルス数）だけカウントするまでは、ＤＭＡ
Ｃ４７の起動が持たされる。
ＤＭＡＣ４７から出力されるバス使用要求信号ＢＬＩＳ
ＲＥＱは、内部バス４２（内のコントロールバスの１ラ
イン）を介してμＰ４１に伝達される。
ＲＥＱは、内部バス４２（内のコントロールバスの１ラ
イン）を介してμＰ４１に伝達される。
μＰ４１は、信号ＢＬＩＳＲＥＱが“Ｌ”レベルになっ
たことを検出すると、内部バス４２の解放要求を判断し
、解放可能であれば信＠ＢＵＳＲＥＱに対する承認応答
として第３図に示すように応答信号ＢＵＳＡＣＫを“Ｌ
ルベル（アクティブ）にして内部バス４２を解放する。
たことを検出すると、内部バス４２の解放要求を判断し
、解放可能であれば信＠ＢＵＳＲＥＱに対する承認応答
として第３図に示すように応答信号ＢＵＳＡＣＫを“Ｌ
ルベル（アクティブ）にして内部バス４２を解放する。
この信号Ｂ、ＵＳＡＣＫは、内部バス４２（内のコント
ロールバスの１ライン）を介してＤＭＡＣ４７、および
動作周期可変回路４８内のモノマルチ５２に伝達される
。
ロールバスの１ライン）を介してＤＭＡＣ４７、および
動作周期可変回路４８内のモノマルチ５２に伝達される
。
ＤＭＡＣ４７は、信号ＢＵＳＡＣＫが“Ｌ ＩＴレベル
になると、バスアダプタ２５とローカルメモリ２４との
間のデータ転送（ＤＭＡ転送）を内部バス４２を用いて
実行する。ＤＭＡＣ４７は、一連のデータ転送動作が終
了すると、第３図に示すようにバス使用要求信号ＢＵＳ
ＲＥＱを“Ｈルベルに戻し、内部バス４２の使用権をμ
Ｐ４１に戻す。μＰ４１は、信号ＢＵＳＲＥＱが゛Ｈ″
レベルになったことを検出すると、第３図に示すように
応答信号ＢＵＳＡＣＫを“Ｈ″レベル戻す。信号ＢＩＪ
ＳＡＣＫが“ｌ−１”レベルに変化すると、モノマルチ
５２から第３図に示すように１パルスが出力される。こ
のモノマルチ５２からのパルス信号は、ダウンカウンタ
５３のロード端子しに導かれ、これによりレジスタ５１
にセットされていた時間データがダウンカウンタ５３に
ロードされる。以降、上記と同様の動作が繰返される。
になると、バスアダプタ２５とローカルメモリ２４との
間のデータ転送（ＤＭＡ転送）を内部バス４２を用いて
実行する。ＤＭＡＣ４７は、一連のデータ転送動作が終
了すると、第３図に示すようにバス使用要求信号ＢＵＳ
ＲＥＱを“Ｈルベルに戻し、内部バス４２の使用権をμ
Ｐ４１に戻す。μＰ４１は、信号ＢＵＳＲＥＱが゛Ｈ″
レベルになったことを検出すると、第３図に示すように
応答信号ＢＵＳＡＣＫを“Ｈ″レベル戻す。信号ＢＩＪ
ＳＡＣＫが“ｌ−１”レベルに変化すると、モノマルチ
５２から第３図に示すように１パルスが出力される。こ
のモノマルチ５２からのパルス信号は、ダウンカウンタ
５３のロード端子しに導かれ、これによりレジスタ５１
にセットされていた時間データがダウンカウンタ５３に
ロードされる。以降、上記と同様の動作が繰返される。
この繰返しにおいて、μＰ４１は自身の処理状態に応じ
てレジスタ５１の設定データを適宜変更する。こうする
ことにより、ＤＭＡＣ４７の動作周期がμＰ４１の処理
状態（即ち負荷の程度）に応じて可変されるようになる
ので、例えば第４図に示す主記憶装置１５のデータを回
線ＩＱＩｌ１部２３−１を介して回線Ｌ１へ転送するた
めにＤＭＡＣ４７によるＤＭＡ転送動作が必要となる場
合にも、回ＩＩ制御部２３−２〜２３−４などに対する
サービスが低下することが防止できる。なお、第３図の
タイミングチャートにおいて斜線で示されている時間帯
の動作については、従来のＤＭＡ動作の場合と同様であ
り、且つ本発明に直接関係しないため、説明を省略する
。
てレジスタ５１の設定データを適宜変更する。こうする
ことにより、ＤＭＡＣ４７の動作周期がμＰ４１の処理
状態（即ち負荷の程度）に応じて可変されるようになる
ので、例えば第４図に示す主記憶装置１５のデータを回
線ＩＱＩｌ１部２３−１を介して回線Ｌ１へ転送するた
めにＤＭＡＣ４７によるＤＭＡ転送動作が必要となる場
合にも、回ＩＩ制御部２３−２〜２３−４などに対する
サービスが低下することが防止できる。なお、第３図の
タイミングチャートにおいて斜線で示されている時間帯
の動作については、従来のＤＭＡ動作の場合と同様であ
り、且つ本発明に直接関係しないため、説明を省略する
。
以上は、通信回線１１Ｊ ＩＩ ＠ Ｗ ３４に設けら
れたＤＭＡ装置４６について説明したが、この゛発明は
、システムバス１７に接続され且つＤＭＡ装置を有する
ｔｉＩＩ１ｍｌ装置であれば、入出力制御装置など他の
制御装置でも同様に適用できる。また、複数のＤＭＡ装
置を備えた制御装置にも応用できる。
れたＤＭＡ装置４６について説明したが、この゛発明は
、システムバス１７に接続され且つＤＭＡ装置を有する
ｔｉＩＩ１ｍｌ装置であれば、入出力制御装置など他の
制御装置でも同様に適用できる。また、複数のＤＭＡ装
置を備えた制御装置にも応用できる。
［発明の効果コ
以上詳述したようにこの発明によれば、マイクロプロセ
ッサ内蔵の制ｔｍ装置において高速システムバスとのデ
ータ転送のために必要となるＤＭＡ動作の周期が可変で
きるので、ＤＭＡコントローラ（ＤＭＡＣ）からのバス
使用要求が多発してマイクロプロセッサの負荷が著しく
増大することが防止でき、制御ｌ装置の性能を十分に発
揮できる。
ッサ内蔵の制ｔｍ装置において高速システムバスとのデ
ータ転送のために必要となるＤＭＡ動作の周期が可変で
きるので、ＤＭＡコントローラ（ＤＭＡＣ）からのバス
使用要求が多発してマイクロプロセッサの負荷が著しく
増大することが防止でき、制御ｌ装置の性能を十分に発
揮できる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係るＤＭＡ装置のブロッ
ク構成図、第２図は第１図のＤＭＡ装置を備えた通信回
線制御装置を示すブロック構成図、第３図は動作を説明
するためのタイミングチャート、第４図は計算機システ
ムの基本構成を示すブロック図、第５図は従来の通信回
線制御装置のブロック図である。 １１・・・ＣＰＵ、１５・・・主記憶装置、１１・・・
システムバス、２５・・・バスアダプタ、４１・・・μ
Ｐ（マイクロプロセッサ）、４２・・・内部バス、４６
・・・ＤＭＡ装置、４１・・・ＤＭＡＣ（ＤＭＡコント
ローラ）、４８・・・動作周期可変回路、５１・・・レ
ジスタ、５３・・・ダウンカウンタ、５５、５６・・・
アンドゲート。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第５図
ク構成図、第２図は第１図のＤＭＡ装置を備えた通信回
線制御装置を示すブロック構成図、第３図は動作を説明
するためのタイミングチャート、第４図は計算機システ
ムの基本構成を示すブロック図、第５図は従来の通信回
線制御装置のブロック図である。 １１・・・ＣＰＵ、１５・・・主記憶装置、１１・・・
システムバス、２５・・・バスアダプタ、４１・・・μ
Ｐ（マイクロプロセッサ）、４２・・・内部バス、４６
・・・ＤＭＡ装置、４１・・・ＤＭＡＣ（ＤＭＡコント
ローラ）、４８・・・動作周期可変回路、５１・・・レ
ジスタ、５３・・・ダウンカウンタ、５５、５６・・・
アンドゲート。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第５図
Claims (2)
- （１）高速システムバスに接続されたマイクロプロセッ
サ内蔵の制御装置に設けられるＤＭＡ装置であって、Ｄ
ＭＡ要求が入力されることにより上記マイクロプロセッ
サにバス使用要求を発し同使用要求が受付けられること
によりＤＭＡ動作を行なうＤＭＡコントローラを備えた
ＤＭＡ装置において、 任意の時間データが設定されるレジスタ 手段と、上記ＤＭＡ要求が外部から与えられることによ
り起動され上記レジスタ手段に設定されている上記時間
データの示す値だけカウントするカウント手段と、この
カウント手段のカウント終了に応じ、上記外部から与え
られているＤＭＡ要求の上記ＤＭＡコントローラへの入
力を許可するゲート回路とを具備することを特徴とする
ＤＭＡ装置。 - （２）上記レジスタ手段への上記時間データの設定が、
上記マイクロプロセッサによって行なわれることを特徴
とする特許請求の範囲第１項記載のＤＭＡ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4676187A JPS63214860A (ja) | 1987-03-03 | 1987-03-03 | Ｄｍａ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4676187A JPS63214860A (ja) | 1987-03-03 | 1987-03-03 | Ｄｍａ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63214860A true JPS63214860A (ja) | 1988-09-07 |
Family
ID=12756317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4676187A Pending JPS63214860A (ja) | 1987-03-03 | 1987-03-03 | Ｄｍａ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63214860A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000298638A (ja) * | 1999-04-14 | 2000-10-24 | Oki Data Corp | Ｄｍａ転送装置 |
-
1987
- 1987-03-03 JP JP4676187A patent/JPS63214860A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000298638A (ja) * | 1999-04-14 | 2000-10-24 | Oki Data Corp | Ｄｍａ転送装置 |
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