JP2000298638A - Ｄｍａ転送装置 - Google Patents

Abstract

(57)【要約】 【課題】 外部リクエストデバイスが複数存在する場
合、または、ＤＲＥＱ信号の発生周期が短い外部リクエ
ストデバイスが同一のバスに存在する場合、ＤＭＡによ
るバス占有率を低減し、時間的にバスを有効に利用する
ことができるＤＭＡ転送装置を提供する。 【解決手段】 ＤＭＡ転送装置は、ＣＰＵ１００、ＤＭ
ＡＣ１１０、外部リクエストデバイス１１１、外部リク
エストデバイス１１２及び外部メモリ１１３から構成さ
れ、外部リクエストデバイス１１１，１１２は、ＤＲＥ
Ｑ信号をマスクするＤＲＥＱ信号マスク回路１２１，１
２２を備え、ＤＲＥＱ信号マスク回路１２１，１２２が
ＤＲＥＱ０／ＤＲＥＱ１信号をマスクしてＤＭＡ転送に
よるバス占有状態を制御するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＭＡ（Direct M
emory Access）転送装置に係り、詳細には、ＣＰＵの動
作と独立に、メモリと外部リクエストデバイス間で直接
データを転送するＤＭＡ転送制御を行うＤＭＡ制御部を
備えたＤＭＡ転送装置に関する。

【０００２】

【従来の技術】ＤＭＡ転送は、ＣＰＵを介さずに直接メ
インメモリとＩ／Ｏ装置（例えば、外部リクエストデバ
イス）などの周辺機器間でデータ転送を行うものであ
る。これにより高速・大容量のデータ転送がＣＰＵのオ
ーバヘッドを伴わずに可能となる。ＤＭＡ転送は、一般
にＤＭＡＣ（Direct Memory Access Controler）がバス
を管理して転送を制御する。

【０００３】従来、ＤＭＡＣと外部リクエストデバイス
との間でＤＭＡ転送を行うシステムにおいて、ＤＭＡＣ
は、外部リクエストデバイスから出力されるＤＭＡリク
エスト（ＤＲＥＱ）信号を受けてメモリデバイスと外部
リクエストデバイス間でデータ転送ができるよう他のデ
バイスを制御する。

【０００４】図３２は従来のＤＭＡ転送装置の構成を示
すブロック図であり、ＤＭＡＣと外部リクエストデバイ
ス間のデータ転送を例としたものである。

【０００５】図３２において、１はＣＰＵ、２はＤＭＡ
Ｃ、３，４は複数の（２つの）外部リクエストデバイス
（外部リクエストデバイス１，２）、５は外部メモリで
ある。

【０００６】外部リクエストデバイス３，４からリクエ
スト信号ＤＲＥＱ１／ＤＲＥＱ２がＤＭＡＣ２に対して
出力される。ＤＭＡＣ２には、それぞれのＤＭＡリクエ
スト信号ＤＲＥＱ１／ＤＲＥＱ２が入力され、ＤＭＡＣ
２は、このＤＲＥＱ信号の入力によって、ＣＰＵ１に対
してバスリクエスト（ＢＲＥＱ）信号を出力し、バスの
開放を要求する。

【０００７】ＢＲＥＱを受けたＣＰＵ１は、バス開放許
可（ＢＡＣＫ）信号を出力し、バスをＤＭＡＣ２に開放
する。ここで、外部リクエストデバイスが複数存在する
場合は、各デバイスからのＤＲＥＱの発生回数が増加す
るため、ＤＭＡＣの内部でＢＲＥＱ信号を発生させる順
序を調整（調停）し、各外部リクエストデバイスのＤＭ
Ａ転送を実現している。

【０００８】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のＤＭＡ転送装置にあっては、上述したように
複数の外部リクエストデバイスシステムに搭載した場合
に、ＤＲＥＱ信号の調停が必要である。また、外部リク
エストデバイスの数と外部リクエストデバイスのＤＲＥ
Ｑ信号の発生周期によってＤＭＡによるバスの占有率が
大きくなり、通常の一連のＣＰＵによる処理が極端に延
ばされてしまう可能性があるという問題点があった。

【０００９】以下、この不具合について説明する。

【００１０】図３３はＤＭＡＣの調停のタイミングを概
念的に示すタイミングチャートである。

【００１１】３チャンネル持っているＤＭＡＣにおい
て、各ＣＨの１回のＤＭＡ転送に所要する時間をＴとす
る。図３３の場合は、ＤＭＡＣが各チャンネルのＤＭＡ
の調停を行って、ＣＨ１→ＣＨ２→ＣＨ３→ＣＨ１とい
ったラウンドロビン型の方式でチャンネルを使用してい
る。しかし、この方法を用いると、ＤＭＡ転送にだけバ
スが占有されることになり、プロセッサがバスを使用し
て処理している時間が、時間的に極端に延ばされてしま
うことがある。

【００１２】本発明は、外部リクエストデバイスが複数
存在する場合、または、ＤＲＥＱ信号の発生周期が短い
外部リクエストデバイスが同一のバスに存在する場合、
ＤＭＡによるバス占有率を低減し、時間的にバスを有効
に利用することができるＤＭＡ転送装置を提供すること
を目的とする。

【００１３】

【課題を解決するための手段】本発明に係るＤＭＡ転送
装置は、ＣＰＵの動作と独立に、メモリと外部リクエス
トデバイス間で直接データを転送するＤＭＡ転送制御を
行うＤＭＡ制御部を備え、ＤＭＡ制御部は、外部リクエ
ストデバイスからＤＲＥＱ信号が発生したとき、ＣＰＵ
に対してＢＲＥＱＮ信号を出力してバスの開放を要求
し、ＣＰＵからＢＡＣＫＮ信号が返されると、外部リク
エストデバイスにＤＡＣＫ信号を送出し、メモリと外部
リクエストデバイス間のデータ転送制御を行うＤＭＡ転
送装置において、外部リクエストデバイスは、ＤＲＥＱ
信号をマスクするマスク手段を備え、マスク手段により
ＤＲＥＱ信号をマスクしてＤＭＡ転送によるバス占有状
態を制御すること特徴とする。

【００１４】本発明に係るＤＭＡ転送装置は、ＣＰＵの
動作と独立に、メモリと外部リクエストデバイス間で直
接データを転送するＤＭＡ転送制御を行うＤＭＡ制御部
を備え、ＤＭＡ制御部は、外部リクエストデバイスから
ＤＲＥＱ信号が発生したとき、ＣＰＵに対してＢＲＥＱ
Ｎ信号を出力してバスの開放を要求し、ＣＰＵからＢＡ
ＣＫＮ信号が返されると、外部リクエストデバイスにＤ
ＡＣＫ信号を送出し、メモリと外部リクエストデバイス
間のデータ転送制御を行うＤＭＡ転送装置において、Ｄ
ＭＡ制御部は、ＤＲＥＱ信号をマスクするマスク手段を
備え、マスク手段によりＤＲＥＱ信号をマスクしてＤＭ
Ａ転送によるバス占有状態を制御することを特徴とす
る。

【００１５】本発明に係るＤＭＡ転送装置は、ＣＰＵの
動作と独立に、メモリと外部リクエストデバイス間で直
接データを転送するＤＭＡ転送制御を行うＤＭＡ制御部
を備え、ＤＭＡ制御部は、外部リクエストデバイスから
ＤＲＥＱ信号が発生したとき、ＣＰＵに対してＢＲＥＱ
Ｎ信号を出力してバスの開放を要求し、ＣＰＵからＢＡ
ＣＫＮ信号が返されると、外部リクエストデバイスにＤ
ＡＣＫ信号を送出し、メモリと外部リクエストデバイス
間のデータ転送制御を行うＤＭＡ転送装置において、Ｄ
ＭＡ制御部は、ＢＲＥＱＮ信号をマスクするマスク手段
を備え、マスク手段によりＢＲＥＱＮ信号をマスクして
ＤＭＡ転送によるバス占有状態を制御することを特徴と
する。

【００１６】本発明に係るＤＭＡ転送装置は、同時動作
可能な外部リクエストデバイスの数に応じてマスク時間
を制御する手段をさらに備えたものであってもよい。

【００１７】本発明に係るＤＭＡ転送装置は、ＣＰＵの
処理負荷を管理する管理手段と、ＣＰＵの処理負荷に応
じてマスク時間を制御する手段とを備えたものであって
もよい。

【００１８】本発明に係るＤＭＡ転送装置は、ＤＲＥＱ
信号の発生周期を検出するＤＲＥＱ信号周期検出手段を
備え、マスク手段は、ＤＲＥＱ信号発生周期に基づいて
ＤＲＥＱ信号をマスクするものであってもよい。

【００１９】本発明に係るＤＭＡ転送装置は、動作を許
可する複数の外部リクエストデバイスのＤＲＥＱ信号に
伴い発生するＢＲＥＱＮ信号の発生周期を検出するＢＲ
ＥＱＮ信号周期検出手段を備え、マスク手段は、ＢＲＥ
ＱＮ信号発生周期に基づいてＢＲＥＱＮ信号をマスクす
るものであってもよい。

【００２０】本発明に係るＤＭＡ転送装置は、ＣＰＵの
処理負荷を管理する管理手段と、ＣＰＵ処理に伴うバス
占有率を求め、その限界値を設定する設定手段と、ＣＰ
Ｕの処理負荷及び限界値に応じてマスク時間を制御する
手段とを備えたものであってもよい。

【００２１】

【発明の実施の形態】第１の実施形態 図１は本発明の第１の実施形態に係るＤＭＡ転送装置の
構成を示すブロック図である。本実施形態は、外部メモ
リと外部リクエストデバイスとの間でＤＭＡ転送を行う
システムに適用したものである。

【００２２】図１において、ＤＭＡ転送装置は、ＣＰＵ
１００、ＤＭＡＣ１１０（ＤＭＡ制御部）、外部リクエ
ストデバイス１１１、外部リクエストデバイス１１２、
及び外部メモリ１１３から構成される。

【００２３】ＤＭＡＣ１１０は、２つのＤＭＡチャンネ
ルを搭載しており、それらをＣＨ０，ＣＨ１とする。ま
た、ＣＨ０とＣＨ１はそれぞれ、外部リクエストデバイ
ス１１１、外部リクエストデバイス１１２に接続されて
いる。

【００２４】外部リクエストデバイス１１１の内部に
は、ＤＲＥＱ信号マスク回路１２１（マスク手段）が、
また外部リクエストデバイス１１２の内部には、ＤＲＥ
Ｑ信号マスク回路１２２（マスク手段）が設置され、Ｄ
ＲＥＱ信号マスク回路１２１，１２２は、ＣＰＵ１００
からのマスク信号ｍａｓｋ＿ｅｎ０，ｍａｓｋ＿ｅｎ１
により制御される。

【００２５】マスク信号ｍａｓｋ＿ｅｎ０，ｍａｓｋ＿
ｅｎ１は、ＤＲＥＱ信号マスク回路１２１，１２２のイ
ネーブル／ディセーブルをコントロールする信号であ
り、両信号ともアクティブ“Ｈ”（“Ｈ”レベルでアク
ティブな信号）である。

【００２６】また、ＤＭＡＣ１１０からＣＰＵ１００に
ＢＲＥＱ（バス開放要求）信号が出力され、ＣＰＵ１０
０からＤＭＡＣ１１０にＢＡＣＫ（バス開放許可）信号
が出力される。

【００２７】外部メモリ１１３は、ＤＭＡ転送のディス
ティネーシ（転送先）、または、ソース（転送元）にな
る。

【００２８】図２及び図３は上記ＤＲＥＱ信号マスク回
路１２１，１２２の構成を示す回路図であり、図２はＤ
ＲＥＱ信号がアクティブ“Ｈ”の場合の回路構成を、図
３はＤＲＥＱ信号がアクティブ“Ｌ”（“Ｌ”レベルで
アクティブな信号）の場合の回路構成をそれぞれ示す。

【００２９】図２において、ＤＲＥＱ信号がアクティブ
“Ｈ”の場合のＤＲＥＱ信号マスク回路１２１，１２２
は、ＡＮＤゲート１３１により構成される。外部リクエ
ストデバイス内部のＤＲＥＱ信号をＤＲＥＱ＿Ｐ＿ｉｎ
（アクティブ“Ｈ”の場合）とし、マスクを制御するマ
スク信号をｍａｓｋ＿ｅｎとする。

【００３０】ＡＮＤゲート１３１は、マスク信号ｍａｓ
ｋ＿ｅｎの反転信号とＤＲＥＱ＿Ｐ＿ｉｎ信号のＡＮＤ
論理をとりＤＲＥＱ＿Ｐを出力する。この場合、ｍａｓ
ｋ＿ｅｎ＝“Ｈ”のときにＤＲＥＱ＿Ｐ＿ｉｎ信号がマ
スクされて、出力としてＤＲＥＱ＿Ｐが出力される。

【００３１】同様に、図３において、ＤＲＥＱ信号がア
クティブ“Ｌ”の場合のＤＲＥＱ信号マスク回路１２
１，１２２は、ＯＲゲート１３２により構成される。

【００３２】ＯＲゲート１３２は、マスク信号ｍａｓｋ
＿ｅｎとＤＲＥＱ＿Ｎ＿ｉｎ信号のＯＲ論理をとりＤＲ
ＥＱ＿Ｎを出力する。この場合、ｍａｓｋ＿ｅｎ＝
“Ｈ”のときにＤＲＥＱ＿Ｎ＿ｉｎ信号がマスクされ
て、出力としてＤＲＥＱ＿Ｎが出力される。

【００３３】以下、上述のように構成されたＤＭＡ転送
装置の動作を説明する。

【００３４】ここでは、ｍａｓｋ＿ｅｎ０によりＣＨ０
のＤＲＥＱ信号マスク回路１２１がイネーブルになり、
ｍａｓｋ＿ｅｎ１によりＣＨ１のＤＲＥＱ信号マスク回
路１２２がイネーブルになる場合を説明する。

【００３５】図４は上記ＤＭＡ転送装置のＤＭＡ転送動
作を示すタイミングチャートであり、時間Ｔ（例えば、
５００ｎｓ）で１回のＤＭＡ転送が行われる。図中、Ｃ
Ｈ０，ＣＨ１は、ＤＭＡＣ１１０の２つのＤＭＡチャン
ネルを示す。

【００３６】図４に示すように、Ｔ１の区間でＣＨ０／
ＣＨ１の各々のＤＲＥＧが同時に発生したとする。

【００３７】Ｔ２の区間においては、ＣＨ０のＤＲＥＱ
０信号は、ｍａｓｋ＿ｅｎ０信号によってマスクされて
いるため、ＣＨ１のＤＭＡ転送が行われている。そのと
き、ｍａｓｋ＿ｅｎ１信号はディセーブルの状態
（“Ｌ”）である。

【００３８】次に、Ｔ３の区間においては、両方のＤＭ
Ａチャネルがマスクされているため、ＤＭＡ転送が行わ
れない。この区間では、ＣＰＵ１００がバスを占有し、
プログラムに応じた処理を行っている。

【００３９】次に、Ｔ４の区間においては、ｍａｓｋ＿
ｅｎ１がイネーブルの状態（“Ｈ”）になっているた
め、ＣＨ１のＤＲＥＱ１信号がマスクされ、ＤＲＥＱ１
が出力されないため、ＤＭＡシーケンスが行われない。
この区間では、ＣＨ０のＤＭＡ転送が行われる。

【００４０】次に、Ｔ５の区間においては、Ｔ３の区間
と同様に、ＣＰＵ１００の処理が行われる。よって、こ
こでもＣＰＵ１００の処理は停止しない。

【００４１】このように、ｍａｓｋ＿ｅｎ０，ｍａｓｋ
＿ｅｎ１を利用して、ＤＲＥＱ信号をマスクしてＤＲＥ
Ｑ０／ＤＲＥＱ１信号の発生周期を変えている。

【００４２】また、ｍａｓｋ＿ｅｎ０／ｍａｓｋ＿ｅｎ
１は、ＣＰＵ１００が制御しているが、このような周期
的なイネーブル信号は、ＣＰＵ１００の内蔵のタイマを
使用して実現することが可能である。例えば、５００ｎ
ｓの割り込み処理で、ｍａｓｋ＿ｅｎ０／ｍａｓｋ＿ｅ
ｎ１を交互にイネーブルにするように設定すれば、各Ｃ
ＨのＤＭＡは、２μｓに１回ＤＲＥＱが発生する。さら
に、設定間隔を短くする場合には、ＣＰＵ１００から設
定するのではなく、外部リクエストデバイスの内部に周
期的にイネーブルを制御するタイマを内蔵することによ
って実現できる。

【００４３】以上説明したように、第１の実施形態に係
るＤＭＡ転送装置は、ＣＰＵ１００、ＤＭＡＣ１１０、
外部リクエストデバイス１１１、外部リクエストデバイ
ス１１２及び外部メモリ１１３から構成され、外部リク
エストデバイス１１１，１１２は、ＤＲＥＱ信号をマス
クするＤＲＥＱ信号マスク回路１２１，１２２を備え、
ＤＲＥＱ信号マスク回路１２１，１２２がＤＲＥＱ０／
ＤＲＥＱ１信号をマスクしてＤＭＡ転送によるバス占有
状態を制御するように構成したので、ＣＰＵ１００から
のｍａｓｋ＿ｅｎ０／ｍａｓｋ＿ｅｎ１信号（アクティ
ブ“Ｈ”）により、ＤＲＥＱ信号マスク回路１２１，１
２２が、ＤＲＥＱ０／ＤＲＥＱ１信号をマスクすること
で、周期的にＤＲＥＱ信号を発生させることにより、Ｄ
ＭＡによるシステバス占有率を制御することができる。
その結果、ＤＭＡにバスを占有されてＣＰＵの処理がで
きなくなることを避けることができ、システムのＤＭＡ
Ｃの介在による破綻を防止するという効果がある。

【００４４】また、ＤＭＡＣ側の構成には一切変更がな
いため、既存のＣＰＵシステムの変更なしにシステム全
体のスループットの向上及び信頼性の向上を図ることが
できる。また、ゲート回路という簡単な部品の追加で実
現できるので、低コストで実施できる。

【００４５】なお、本実施形態では、外部リクエストデ
バイス１１１，１１２の内部に、ＤＲＥＱ０／ＤＲＥＱ
１信号をマスクするＤＲＥＱ信号マスク回路１２１，１
２２を設けるようにしているが、これらマスク回路１２
１，１２２は外部リクエストデバイス側に設置されてい
ればよく、必ずしも外部リクエストデバイスの内部に設
置する構成でなくてもよい。 第２の実施形態 図５は本発明の第２の実施形態に係るＤＭＡ転送装置の
構成を示すブロック図である。本実施形態は、ＤＭＡＣ
を使用して、外部メモリデバイスと外部リクエストデバ
イスとの間でＤＭＡ転送を行うシステムに適用した例で
ある。本実施形態に係るＤＭＡ転送装置の説明にあたり
前記図１と同一構成部分には同一符号を付している。

【００４６】図５において、ＤＭＡ転送装置は、ＣＰＵ
１００、ＤＭＡＣ２００、外部リクエストデバイス２４
０、外部リクエストデバイス２４１、及び外部メモリ１
１３から構成される。

【００４７】ＤＭＡＣ２００は、２つのＤＭＡチャンネ
ルを搭載しており、それらをＣＨ０，ＣＨ１とする。ま
た、ＣＨ０とＣＨ１はそれぞれ、外部リクエストデバイ
ス２４０、外部リクエストデバイス２４１に接続されて
いる。

【００４８】ＤＭＡＣ２００は、各チャンネル毎に設置
され、ＣＰＵ１００からのマスク信号ｍａｓｋ＿ｅｎ
０，ｍａｓｋ＿ｅｎ１により制御されるＤＲＥＱ信号マ
スク回路２１０，２２０と、ＤＲＥＱ信号マスク回路２
１０，２２０のＢＲＥＱ０信号，ＢＲＥＱ１信号を調停
する調停回路２３０とを備える。

【００４９】マスク信号ｍａｓｋ＿ｅｎ０，ｍａｓｋ＿
ｅｎ１は、ＣＨ０とＣＨ１のＤＲＥＱ信号マスク回路２
１０，２２０のイネーブル／ディセーブルの切替えをす
る信号であり、両信号ともアクティブ“Ｈ”である。

【００５０】なお、前記第１の実施形態のｍａｓｋ＿ｅ
ｎ信号は、マスク信号そのものを意味するが、本実施形
態を含む後述する各実施形態で記載されるｍａｓｋ＿ｅ
ｎ信号はマスク回路を動作させるか否かを制御するため
の信号を意味する。したがって、必ずマスク回路を動作
させる場合は、ｍａｓｋ＿ｅｎ信号を省略することがで
きる。

【００５１】ＣＰＵ１００は、このマスク信号ｍａｓｋ
＿ｅｎ０，ｍａｓｋ＿ｅｎ１をＤＲＥＱ信号マスク回路
２１０，２２０に出力してＤＲＥＱ信号マスク回路２１
０，２２０を制御する。また、ＣＰＵ１００は、ＤＲＥ
Ｑ信号マスク回路２１０，２２０に対してタイマカウン
ト値を設定することが可能であり、ＣＰＵ１００が設定
するタイマカウント値によって、生成されるマスク信号
の長さが変わる。

【００５２】外部リクエストデバイス２４０がＤＭＡＣ
２００に出力するＤＲＥＱ信号をＤＲＥＱ０、外部リク
エストデバイス２４１がＤＭＡＣ２００に出力するＤＲ
ＥＱ信号をＤＲＥＱ１とし、ＤＭＡＣ２００から外部リ
クエストデバイス２４０，２４１に返すＤＲＥＱ０とＤ
ＲＥＱ１に対するＤＡＣＫ信号をそれぞれＤＡＣＫ０，
ＤＡＣＫ１とする。

【００５３】また、ＤＭＡＣ２００からＣＰＵ１００に
ＢＲＥＱＮ信号（バス開放リクエスト信号：ＣＰＵに対
して、バス権の開放を要求する信号／アクティブ
“Ｌ”）が出力され、ＣＰＵ１００からＤＭＡＣ２００
に対してＢＡＣＫＮ信号（バス・アクノリッジ信号：外
部ＤＭＡＣに対して、バス権の開放を許可していること
を示す信号／アクティブ“Ｌ”）が出力される。

【００５４】ここで、ＤＭＡの転送方向は、外部リクエ
ストデバイス→外部メモリ方向と、外部メモリ→外部リ
クエストデバイス方向の２通りあり、この転送方向は、
ＣＰＵ１００がＤＭＡＣ２００に対して設定可能なもの
とする。

【００５５】図６は上記ＤＲＥＱ信号マスク回路２１
０，２２０の構成を示すブロック図である。各チャンネ
ルのＤＲＥＱ信号マスク回路２１０，２２０は、同一構
成をとるため、ＤＲＥＱ信号マスク回路２１０を代表し
て説明する。

【００５６】図６において、ＤＲＥＱ信号マスク回路２
１０は、サンプリングクロックの立ち上がりエッジでカ
ウント（デクリメント）するカウンタ回路２１１、カウ
ントデータを所定値“０”と比較し、“０”とカウント
データが一致したときサンプリングクロックの周期分の
パルス、すなわちカウンタＴＣ（Terminal Count：最終
カウントを意味する）信号を出力する比較器２１２、及
びマスク回路２１３から構成される。

【００５７】カウンタ回路２１１には、データバスから
カウントするための初期値と、カウントするためのサン
プリングクロックが入力される。また、比較器２１２に
は、カウンタ回路２１１がカウントしたデータである現
在のカウント値が入力され、比較器２１２からはカウン
タＴＣ信号が出力される。

【００５８】上記カウンタＴＣ信号は、入力されてくる
カウントデータ値が“０”になった区間で１サンプリン
グクロック分の幅で“Ｈ”のパルスになる信号であり、
カウントが終了したことを示す。

【００５９】また、マスク回路２１３には、比較器２１
２から出力されるカウンタＴＣ信号が入力されるととも
に、ＤＲＥＱ信号及びＤＡＣＫ信号が入力され、ＢＲＥ
Ｑ信号が出力される。

【００６０】図７は図６のマスク回路２１３の内部の詳
細な構成を示す図である。

【００６１】図７において、マスク回路２１３は、カウ
ンタＴＣ信号を基にＤＡＣＫ信号が入力された時点で内
部で生成されたマスク信号がイネーブルになるマスク信
号を出力するマスク信号発生回路２１４、及び発生した
マスク信号とＤＲＥＱ信号のＯＲ論理をとるＯＲゲート
２１５から構成される。

【００６２】以下、上述のように構成されたＤＭＡ転送
装置の動作を説明する。

【００６３】図８はＤＭＡ転送装置の動作を説明するた
めのタイミングチャートである。なお、図中、番号(1)
〜(5)は動作タイミングまたは動作の区間を説明するた
めの符号である。

【００６４】２チャンネルＣＨ０，ＣＨ１のうち、まず
ＣＨ０のＤＲＥＱ０信号マスク回路２１０を例にして説
明する。

【００６５】図８のタイミングチャートにおいて、ＤＲ
ＥＱ０信号は、ＤＡＣＫ０信号がディセーブル
（“Ｌ”）になってから、一定時間経過後にイネーブル
（“Ｈ”）になるものとする。

【００６６】図８の(1)のタイミングでＣＰＵ１００は
ＤＲＥＱ０信号マスク回路２１０に対して、タイマカウ
ント値をライトする。本動作の場合は、“５”をライト
するものとする。

【００６７】次に、図８の(1)−１のタイミングでＣＰ
Ｕ１００は、ｍａｓｋ＿ｅｎ０を“Ｈ”にする。ここま
でのＣＰＵ１００の動作で、ＤＲＥＱ０信号マスク回路
２１０は動作可能状態になる。

【００６８】次に、外部リクエストデバイス２４０から
出力されるＤＲＥＱ０信号がタイマに入力される。この
とき、ＤＲＥＱ０信号マスク回路２１０は動作すること
なしに、ＤＭＡＣ２００はＤＲＥＱ０の入力のタイミン
グＴＥＱＮ信号をＣＰＵ１００に対して出力する。

【００６９】ＢＲＥＱＮ信号を受け取ったＣＰＵ１００
は、ある決まったタイミング（ＣＰＵの仕様によって異
なる）で、ＢＡＣＫＮ信号を出力する（図８の(2)−１
の区間参照）。この区間は、ＤＭＡＣ２００がバスを占
有する区間であり、この区間ではＣＰＵ１００はバス権
を開放している状態になる。

【００７０】図８の(2)−１区間でＤＭＡＣ２００は、
ＢＡＣＫＮ信号からＤＡＣＫ０信号を生成し、外部リク
エストデバイス２４０に出力する。この時、ＤＡＣＫ０
信号の立ち下がりのタイミング（図８の(3)−１参照）
で、マスク信号を“Ｈ”にする。その後、図８の(5)−
１のタイミングでＤＲＥＱ０信号は、マスク信号でマス
クされる。

【００７１】ここで、図６及び図７を参照してＤＲＥＱ
信号マスク回路２１０，２２０のマスク動作について説
明する。

【００７２】図６において、ＣＰＵ１００がカウンタ回
路２１１に対してカウントの初期値（本実施形態では、
“５ｈ”）をセットする。このとき、ＤＡＣＫ信号が入
力されて初めてカウントが行われる。

【００７３】サンプリングクロックの立ち上がりエッジ
でカウント（デクリメント）が行われ、比較器２１２で
は、このカウントデータを所定値“０”と比較する。
“０”とカウントデータが一致した場合は、サンプリン
グクロックの周期の分だけカウンタＴＣ信号が出力され
る。

【００７４】一方、マスク回路２１３では、ＤＡＣＫ信
号が入力された時点で、内部のマスク信号発生回路２１
４（図７）のマスク信号がイネーブル（アクティブ
“Ｈ”）となり、ＯＲゲート２１５でこのマスク信号と
ＤＲＥＱ信号とのＯＲ論理がとられ、ＢＲＥＱ信号とし
て出力される。マスク信号がディセーブルになるために
は、カウンタＴＣ信号を使用し、マスク信号をディセー
ブルにする。このマスク信号は、マスク信号発生回路２
１４で生成される信号で、ＤＡＣＫ信号により“Ｈ”と
なり、カウンタＴＣ信号で“Ｌ”となる信号である。

【００７５】図８のタイミングチャートの説明に戻る。

【００７６】入力にＤＲＥＱ０信号と上記マスク信号か
ら生成された出力を使用してＢＲＥＱＮ信号を作成す
る。

【００７７】図８の(3)−１地点からサンプルクロック
に同期して、ＤＲＥＱ信号マスク回路２１０のカウンタ
回路２１１のカウンタがデクリメントされる。カウンタ
値が“０”になった時点で、カウンタＴＣ信号が発生す
る（アクティブ“Ｈ”）。

【００７８】このカウンタＴＣ信号の立ち下がりを利用
してマスク信号が“Ｌ”となり、マスクがディセーブル
になる（図８の(4)−１参照）。マスク信号が“Ｌ”に
なった時点でマスク回路２１３のマスク信号が“Ｌ”に
なるので、ＤＲＥＱ０信号がそのままゲートを抜けて出
力となる。この出力信号を利用して、ＢＲＥＱＮ信号が
出力される（タイミングは図８の(4)−１参照）。

【００７９】ここで、図８の(5)−１〜(2)−２のＢＡＣ
ＫＮ信号の立ち下がりエッジまでの区間においては、Ｂ
ＲＥＱＮが出力されないため、バス権はＣＰＵ１００に
あることになる。

【００８０】図８の(4)−１以降の動作シーケンスに関
しては上記説明と同様である。

【００８１】図８に示すように、区間(2)−１、(2)−
２、(2)−３はＤＭＡＣ２００がバス権を所有している
区間であり、それ以外の区間はＣＰＵ１００がバス権を
所有している区間である。

【００８２】上記では、外部リクエストデバイス２４０
に関しての動作の説明をしたが、外部リクエストデバイ
ス２４１に関しても、同じ動作である。

【００８３】次に、ＣＨ０とＣＨ１のＤＲＥＱ０／ＤＲ
ＥＱ１信号の調停に関して説明する。

【００８４】図９はＤＭＡ転送装置のＤＭＡＣ２００の
調停動作を説明するためのタイミングチャートである。
図中、○印はＣＨ０のＤＭＡシーケンスの開始を、●印
はＣＨ０のＤＭＡシーケンスの開始を指し、番号(1)〜
(2)は動作タイミングを説明するための符号である。ま
た、ＤＲＥＱ信号監視ＣＨは調停回路２３０の内部にあ
る。

【００８５】ＤＭＡＣ２００内部でのＤＲＥＱ０／ＤＲ
ＥＱ１信号の調停は、調停回路２３０によって、ＣＨ０
→ＣＨ１→ＣＨ０→…の順（ラウンドロビン式）にＤＲ
ＥＱが入力されたかどうかを監視している。

【００８６】ここではＴ１区間の始まりにＤＲＥＱ０、
ＤＲＥＱ１が入力された場合を例にとり説明する。

【００８７】まず、図９の(1)の箇所で、ＤＲＥＱ監視
がＣＨ０を監視しているときに同時にＤＲＥＱ０／ＤＲ
ＥＱ１が入力されたことから、ＤＲＥＱ０が優先され
る。ＤＲＥＱ０を受けたＢＲＥＱＮ信号は“Ｌ”となる
（図９の○の部分参照）。

【００８８】次に、Ｔ３の区間（(2)の箇所参照）でＣ
Ｈ０のＤＭＡシーケンスが終了した時点で、ＤＲＥＱ信
号監視ＣＨがＣＨ１を示していて、しかも、ＤＲＥＱ１
信号がイネーブルであるために、Ｔ４の区間でＤＲＥＱ
１を受けたＢＲＥＱＮ信号が“Ｌ”となる（図９の●部
分参照）。ＣＨ１のＤＭＡシーケンスはＴ５区間で終了
する。

【００８９】Ｔ６〜Ｔ８区間では、ＤＲＥＱ信号監視Ｃ
Ｈが１周期毎に、ＣＨ０／ＣＨ１のＤＲＥＱ０／ＤＲＥ
Ｑ１を監視し、ＤＲＥＱ信号が入力されるのを待ってい
る状態である。このとき、マスク信号ＣＨ０とマスク信
号ＣＨ１が動作しているために、Ｔ６でＤＲＥＱ０が、
Ｔ８でＤＲＥＱ１がマスクされている。

【００９０】Ｔ９において、マスク信号ＣＨ１が“Ｌ”
になるために、Ｔ１０区間でＢＲＥＱＮ信号がイネーブ
ル（“Ｌ”）になり、ＣＨ１のＤＭＡシーケンスが行わ
れ、Ｔ１１区間でそのシーケンスが終了する。

【００９１】また、Ｔ１２区間においてマスク信号ＣＨ
０が“Ｌ”になり、なおかつ、ＤＲＥＱ監視ＣＨが
“０”を示しているため、Ｔ１３区間でＤＲＥＱ０を受
けたＢＲＥＱＮ信号が“Ｌ”となり、ＣＨ０のＤＭＡシ
ーケンスが行われる。

【００９２】このように、ＤＲＥＱ監視ＣＨによってＤ
ＲＥＱ信号を監視して、有効になったＤＲＥＱ信号と監
視ＣＨが同じくなった場合にＢＲＥＱＮ信号を“Ｌ”に
してＤＭＡシーケンスをスタートさせている。

【００９３】以上説明したように、第２の実施形態に係
るＤＭＡ転送装置は、ＤＭＡＣ２００が、各チャンネル
毎に設置され、ＣＰＵ１００からのマスク信号ｍａｓｋ
＿ｅｎ０，ｍａｓｋ＿ｅｎ１により制御されるＤＲＥＱ
信号マスク回路２１０，２２０と、ＤＲＥＱ信号マスク
回路２１０，２２０のＢＲＥＱ０信号，ＢＲＥＱ１信号
を調停する調停回路２３０とを備え、ＤＲＥＱ信号マス
ク回路２１０，２２０がＤＲＥＱ０／ＤＲＥＱ１信号を
マスクしてＤＭＡ転送によるバス占有状態を制御するよ
うに構成したので、ＤＭＡＣ側（内部）で外部リクエス
トデバイスのＤＲＥＱ信号をマスクすることによって、
周期的にＤＲＥＱ信号を発生させることにより、ＤＭＡ
によるシステムのバス占有率を制御することができ、Ｄ
ＭＡにバスを占有され、ＣＰＵの処理ができなくなるこ
とを避けることができ、システムの破綻を防止できると
いう効果がある。

【００９４】さらに、本実施形態では、ＤＲＥＱ信号マ
スク回路２１０，２２０をＤＭＡＣ２００内部に搭載す
るようにしているので、外部リクエストデバイスを新規
に追加した場合に、新規デバイス搭載の度に、上記マス
ク回路を追加することによるハードウェアの増加を防ぐ
ことができるという効果がある。

【００９５】また、ＤＭＡＣ側（内部）に調停回路２３
０によるＤＲＥＱ監視ＣＨを搭載することで、ＤＭＡ転
送チャンネルに優先順位を付与し、均等にＤＭＡのチャ
ネルを配分することが可能になるという効果がある。

【００９６】なお、本実施形態では、ＤＭＡＣ２００の
内部に、ＤＲＥＱ信号をマスクするＤＲＥＱ信号マスク
回路２１０，２２０を設けるようにしているが、これら
マスク回路２１０，２２０はＤＭＡＣ側に設置されてい
ればよく、必ずしもＤＭＡＣの内部に設置する構成でな
くてもよい。 第３の実施形態 図１０は本発明の第３の実施形態に係るＤＭＡ転送装置
の構成を示すブロック図である。本実施形態に係るＤＭ
Ａ転送装置の説明にあたり前記図５と同一構成部分には
同一符号を付している。

【００９７】図１０において、ＤＭＡ転送装置は、ＣＰ
Ｕ１００、ＤＭＡＣ３００、外部リクエストデバイス３
５０、外部リクエストデバイス３５１、外部リクエスト
デバイス３５２及び外部メモリ１１３から構成され、Ｄ
ＭＡＣ３００は、ＢＲＥＱＮ信号をマスクするカウンタ
付きマスク回路３１０を備えて構成される。

【００９８】ＤＭＡＣ３００は、３つのＤＭＡチャンネ
ルを搭載しており、それらをＣＨ０，ＣＨ１，ＣＨ３と
する。また、ＣＨ０，ＣＨ１，ＣＨ２はそれぞれ、外部
リクエストデバイス３５１、外部リクエストデバイス３
５２、外部リクエストデバイス３５３に接続されてい
る。

【００９９】外部リクエストデバイス３５１のＤＭＡチ
ャンネルをＣＨ１、外部リクエストデバイス３５２のＤ
ＭＡチャンネルをＣＨ２、外部リクエストデバイス３５
３のＤＭＡチャンネルをＣＨ３とする。

【０１００】図１０の破線に示すように、ＣＨ０，ＣＨ
１，ＣＨ２毎に、外部リクエストデバイス３５１、外部
リクエストデバイス３５２、外部リクエストデバイス３
５３からＤＭＡＣ３００にＤＭＡ要求信号ＤＲＥＱ１，
ＤＲＥＱ２，ＤＲＥＱ３が出力され、また、ＤＭＡＣ３
００から外部リクエストデバイス３５１、外部リクエス
トデバイス３５２、外部リクエストデバイス３５３にＤ
ＭＡ許可信号ＤＡＣＫ１，ＤＡＣＫ２，ＤＡＣＫ３が出
力される。

【０１０１】ＤＭＡＣ３００は、ＣＰＵ１００に対して
バス開放リクエスト信号ＢＲＥＱＮを出力し、ＣＰＵ１
００は、ＤＭＡＣ３００に対してバス開放許可信号ＢＡ
ＣＫＮを出力する。

【０１０２】また、ＣＰＵ１００からＤＭＡＣ３００に
出力されるｍａｓｋ＿ｅｎ信号は、ＣＰＵ１００のポー
トから出力される信号であり、カウンタ付きマスク回路
３１０のカウンタ回路をイネーブルにする信号（アクテ
ィブ“Ｈ”）である。

【０１０３】図１１は上記カウンタ付きマスク回路３１
０の構成を示すブロック図である。

【０１０４】図１１において、サンプリングクロックの
立ち上がりエッジでカウント（デクリメント）するカウ
ンタ回路３１１と、カウントデータを所定値“０”と比
較し、“０”とカウントデータが一致したときサンプリ
ングクロックの周期分のパルス、すなわちカウンタＴＣ
信号を出力する比較器３１２と、ＤＭＡＣ３００内部で
作成したＢＲＥＱ信号とｍａｓｋ＿ｅｎマスク信号との
ＯＲ（論理和）を作成して、ＢＲＥＱＮ信号を作成する
マスク回路３１３とから構成される。

【０１０５】カウンタ回路３１１には、データバス、サ
ンプルクロック、ＢＡＣＫＮ信号が入力され、現在のカ
ウント値が出力される。

【０１０６】比較器３１２には、カウンタ回路３１１か
ら出力された現在のカウント値のデータが入力され、カ
ウンタＴＣ信号が出力される。

【０１０７】マスク回路３１３には、ＤＭＡＣ３００内
部でＤＲＥＱ信号から作成したＢＲＥＱ信号、ＣＰＵ１
００からのＢＡＣＫＮ信号、ｍａｓｋ＿ｅｎ信号、比較
器３１２からカウンタＴＣ信号が入力され、ＢＲＥＱＮ
信号を出力する。

【０１０８】図１２は図１１のマスク回路３１３の内部
の詳細な構成を示す図である。

【０１０９】図１２において、マスク回路３１３は、カ
ウンタＴＣ信号を基にＢＡＣＫＮ信号が入力された時点
で内部で生成されたマスク信号がイネーブルになるマス
ク信号を出力するマスク信号発生回路３１４、及び発生
したマスク信号とＢＲＥＱ信号のＯＲ論理をとるＯＲゲ
ート３１５から構成される。

【０１１０】図１３は上記ＤＭＡ要求信号ＤＲＥＱ１，
ＤＲＥＱ２，ＤＲＥＱ３からＢＲＥＱＮ信号発生までの
構成を示す図である。

【０１１１】図１３において、３１６は、外部リクエス
トデバイス３５１、外部リクエストデバイス３５２、外
部リクエストデバイス３５３からのＤＲＥＱ１，ＤＲＥ
Ｑ２，ＤＲＥＱ３信号を調停し、ＤＭＡＣ３００内部で
作成したＢＲＥＱ信号を出力するＤＲＥＱ信号調停回路
である。

【０１１２】ＤＲＥＱ信号調停回路３１６で作成された
ＢＲＥＱ信号は、マスク回路３１３（図１１及び図１
２）に出力され、マスク回路３１３はＢＲＥＱＮ信号を
出力する。

【０１１３】ここで、本実施形態のマスクカウンタ付き
マスク回路３１０は、第２の実施形態のＤＲＥＱ信号マ
スク回路２１０，２２０と同様に、ハード的なカウンタ
（タイマ）を設けてマスク時間を決定する方法をとる。
但し、第２の実施形態のようにハード的なカウンタ（タ
イマ）を設けてマスク時間を決定する方法も可能である
し、ＣＰＵ自体のタイマ割り込みを利用して、ＣＰＵポ
ートを利用してマスク時間を制御することも可能であ
る。

【０１１４】また、本実施形態では、マスク時間（外部
リクエストデバイスの数に応じて選択する）になるよう
に、マスクカウンタ付きマスク回路３１０内のカウンタ
回路３１１のカウンタの値をセットするものであり、こ
のカウンタに対して、所定のマスク時間になるようにデ
ータをセットする。これも、ＣＰＵ自体のタイマ割り込
みを使ってでも実現可能である。

【０１１５】以下、上述のように構成されたＤＭＡ転送
装置の動作を説明する。

【０１１６】まず、カウンタ付きマスク回路３１０の動
作について述べる。

【０１１７】図１１に示すように、ＣＰＵ１００はカウ
ンタ回路３１１にカウントすべき初期値をセット（本実
施形態の場合は“５ｈ”をセット）する。次に、ＢＡＣ
ＫＮ信号が入力されると、サンプルクロックの立ち上が
りエッジでカウント（デクリメント）が行われる。次
に、比較器３１２により現在のカウント値を“０”と比
較し、一致するとサンプルクロックの１周期分のパルス
を出力する。

【０１１８】一方、マスク回路３１３においては、図１
２に示すようにＢＡＣＫＮ信号により内部のマスク信号
がイネーブル（アクティブ“Ｈ”）となり、ＤＭＡＣ３
００内部でＤＲＥＱから作成したＢＲＥＱ信号と内部の
マスク信号とのＯＲゲート３１５の出力をＢＲＥＱＮと
して出力する。ここで、内部のマスク信号は、ＢＡＣＫ
Ｎ信号にてイネーブル（アクティブ“Ｈ”）となり、カ
ウンタＴＣ信号にてディセーブル（アクティブ“Ｌ”）
となる信号である。

【０１１９】また、図１０に示すように、ｍａｓｋ＿ｅ
ｎ信号はＣＰＵ１００からＤＭＡＣ３００に入力される
信号であり、ＣＰＵ１００のポートで制御される。この
ｍａｓｋ＿ｅｎ信号は、マスクカウンタ付きマスク回路
３１０全体をイネーブルにするかディセーブルにするか
を制御する信号であり、マスクカウンタ付きマスク回路
３１０を使用しないでＢＲＥＱを出力する場合は、ＣＰ
Ｕ１００はディセーブル（“Ｌ”）になるように制御す
る。

【０１２０】図１４はＤＭＡ転送装置の動作を説明する
ためのタイミングチャートである。なお、図中、番号
(1)〜(4)は動作タイミングまたは動作の区間を説明する
ための符号である。

【０１２１】図１４のタイミングチャートにおいて、Ｄ
ＲＥＱ１、ＤＲＥＱ２、ＤＲＥＱ３信号が図１４の(2)
のタイミングで同時にイネーブルになるものとする。各
ＣＨ（ＣＨ１、ＣＨ２、ＣＨ３）のＤＭＡ要求の優先度
は、ＣＨ１→ＣＨ２→ＣＨ３→ＣＨ１というようなラウ
ンドロビン方式である。

【０１２２】カウンタ付きマスク回路３１０のカウンタ
値を“５”に設定した場合を例にする。

【０１２３】図１４の(1)のタイミングでカウント値
“５”がセットされる。

【０１２４】次に、図１４の(2)のタイミングで、３つ
のＤＲＥＱ（ＤＲＥＱ１、ＤＲＥＱ２、ＤＲＥＱ３）が
同時にイネーブルになる。ここで、図１４の(2)−１の
区間はＣＨ１のＤＭＡが実行されている区間である。

【０１２５】次に、図１４の(3)−１のタイミング（Ｂ
ＡＣＫＮ信号の立ち上がり）でマスク信号イネーブルに
なり、ＢＲＥＱ信号がマスクされる。カウントの開始
も、(3)−１の地点つまり、ＢＡＣＫＮ信号が“Ｈ”に
なったタイミングで開始される。ＢＲＥＱ信号のマスク
回路は、前記図１１のマスク回路３１３であり、ＤＭＡ
Ｃ３００内部のＢＲＥＱ信号がこのマスク回路３１３の
マスク信号にてマスクされる。

【０１２６】次に、図１４の(4)−１のタイミングでカ
ウンタ値が“０”となり、マスク信号が“Ｌ”（ディセ
ーブル）になり、マスクが解除され、ＢＲＥＱＮ信号が
ＤＭＡＣ３００外部に出力される。図１４の(2)−２の
区間は、ＣＨ２のＤＭＡ転送が行われる。

【０１２７】次に、図１４の(3)−２のタイミング（Ｂ
ＡＣＫＮ信号の立ち上がり）でマスク信号がイネーブル
になりＢＲＥＱＮ信号がマスクされる。このマスク動作
は、前記図１１に示したマスク回路３１３により行われ
る。

【０１２８】次に、図１４の(4)−２のタイミングでカ
ウンタが“０”となり、マスク信号が“Ｌ”（ディセー
ブル）になり、マスクが解除され、ＢＲＥＱＮ信号がＤ
ＭＡＣ３００外部に出力される。

【０１２９】このようにして、ＢＲＥＱＮ信号をマスク
してＢＲＥＱＮが発生する周期を調整している。

【０１３０】以上説明したように、第３の実施形態に係
るＤＭＡ転送装置は、ＤＭＡＣ３００は、ＢＲＥＱＮ信
号をマスクするカウンタ付きマスク回路３１０を備え、
カウンタ付きマスク回路３１０がＢＲＥＱＮ信号をマス
クしてＤＭＡ転送によるバス占有状態を制御するように
構成したので、第１及び第２の実施形態と同様の効果を
得ることができる。

【０１３１】特に、本実施形態によれば、第２の実施形
態のように外部リクエストデバイスから出力されるＤＲ
ＥＱ信号をマスクするのではなく、ＤＭＡＣ３００内部
で、ＢＲＥＱＮ信号をマスクしている。このようにする
と、第２の実施形態のように、各ＣＨごとにマスク回路
を付加するよりも、マスク回路を１個にすることがで
き、第２の実施形態の場合よりもハードウェアを小さく
できる効果がある。

【０１３２】また、ＢＲＥＱＮ信号をマスクするので、
複数の外部リクエストデバイスからのＤＲＥＱ信号が頻
繁に重なってきた場合でも、ＢＲＥＱＮ信号を周期的に
出力するように制御することが可能になり、ＤＭＡＣ３
００によるバス占有率を一定にできる効果がある。 第４の実施形態 図１５は本発明の第４の実施形態に係るＤＭＡ転送装置
の構成を示すブロック図である。本実施形態に係るＤＭ
Ａ転送装置の説明にあたり前記図５と同一構成部分には
同一符号を付している。

【０１３３】図１５において、ＤＭＡ転送装置は、ＣＰ
Ｕ１００、ＤＭＡＣ４００、複数の外部リクエストデバ
イス（４５１，４５２，４５３，…，Ｎ−１，Ｎ）、及
び外部メモリ１１３から構成される。

【０１３４】ＤＭＡＣ４００は、複数のＤＭＡチャンネ
ルを搭載しており、それらをＣＨ１，ＣＨ２，ＣＨ３，
…，ＣＨＮ−１，ＣＨＮとする。また、ＣＨ１，ＣＨ
２，ＣＨ３，…，ＣＨＮ−１，ＣＨＮはそれぞれ、対応
する外部リクエストデバイス（４５１，４５２，４５
３，…，Ｎ−１，Ｎ）に接続されている。

【０１３５】ＤＭＡＣ４００は、ＣＨ１，ＣＨ２，ＣＨ
３，…，ＣＨＮ−１，ＣＨＮに対応して設置された複数
のＤＲＥＱ信号マスク回路４１０，…と、ＤＲＥＱ信号
マスク回路４１０，…のＢＲＥＱ信号を調停する調停回
路２３０とを備える。

【０１３６】外部リクエストデバイス４５１、外部リク
エストデバイス４５２、外部リクエストデバイス４５３
が出力するＤＲＥＱ信号をそれぞれ、ＤＲＥＱ１、ＤＲ
ＥＱ２、ＤＲＥＱ３とし、そのリクエスト信号に対する
ＤＡＣＫ信号をそれぞれ、ＤＡＣＫ１、ＤＡＣＫ２、Ｄ
ＡＣＫ３とする。このとき、外部リクエストデバイス
（Ｎ−１），外部リクエストデバイス（Ｎ）は、複数個
外部リクエストデバイスがあるという意味で、ＤＭＡＣ
４００が対応可能な外部リクエストデバイスの数を示し
ている。外部メモリ１１３は、ＤＭＡシステムのメモリ
であり、ＤＭＡシステムのソースデバイスにもなり、デ
ィスティネーションデバイスにもなる。

【０１３７】ＤＭＡＣ４００内部には、マスクカウンタ
及びマスク回路を内蔵したマスクカウンタ付きマスク回
路（ＤＲＥＱ信号マスク回路）が各チャンネル毎に搭載
されている。このマスク回路は、前記図２及び図３と同
様な回路構成であり、マスクカウンタに対しては、ＣＰ
Ｕ１００がマスク時間に見合ったカウンタ値を設定す
る。

【０１３８】ＤＭＡＣ４００の内部のＤＲＰＱ信号の調
停回路２３０は、各チャンネルから出力されたＤＲＥＱ
信号を調停し、ＢＲＥＱＮ信号をＣＰＵ１００に対して
出力する。調停方法は、第２の実施形態と同様であり、
ＤＲＥＱ信号の入力順番とＤＲＥＱ信号監視ＣＨ（前記
図９の動作説明参照）によりどのＤＭＡシーケンスを行
うか決定する。

【０１３９】また、ＤＭＡＣ４００からＣＰＵ１００に
ＢＲＥＱＮ信号（バス開放リクエスト信号：ＣＰＵに対
して、バス権の開放を要求する信号／アクティブ
“Ｌ”）が出力され、ＣＰＵ１００からＤＭＡＣ４００
に対してＢＡＣＫＮ信号（バス開放許可信号：外部ＤＭ
ＡＣに対して、バス権の開放を許可していることを示す
信号／アクティブ“Ｌ”）が出力される。

【０１４０】以下、上述のように構成されたＤＭＡ転送
装置の動作を説明する。

【０１４１】図１６はＤＭＡ転送装置の動作を説明する
ためのタイミングチャートである。なお、図中、番号
(1)〜(12)は動作タイミングまたは動作の区間を説明す
るための符号である。

【０１４２】外部リクエストデバイス４５１、外部リク
エストデバイス４５２、外部リクエストデバイス４５３
からそれぞれＤＲＥＱ１、ＤＲＥＱ２、ＤＲＥＱ３信号
が任意のタイミングで同時（図１６の(1)、(7)の地点）
に出力された場合の動作について説明する。

【０１４３】ＣＰＵ１００は、ＤＭＡコントローラ４０
０内部のマスクタイマー（Ｃｈ１〜ＣｈＮ）に対してマ
スク時間を設定する。設定値は図１７に示す値である。
本実施形態の場合、外部リクエストデバイスの個数が３
個なので、図１７に示す表からマスク時間＝２μｓに設
定する。

【０１４４】ＤＭＡＣ４００は、任意のタイミングにお
いて、１つのチャネルのＤＭＡのみを有効にするため、
チャンネルが有効になる順番をＣｈ１，Ｃｈ２，…，Ｃ
ｈＮという順序で有効にする。

【０１４５】図１６のタイミングチャートにおいて、
(1)、(7)地点でＤＲＥＱ１を受けてＢＲＥＱＮが“Ｌ”
となり、ＤＭＡシーケンスが開始される。このＤＭＡシ
ーケンスが終了したあと、(2)、(8)地点でＭＡＳＫ１信
号がイネーブルになる。マスク時間の設定が２μｓであ
るため、２μｓ分マスクされる。

【０１４６】次に、図１６の(3)、(9)のタイミングでＤ
ＲＥＱ２を受けて、ＢＲＥＱＮが“Ｌ”となり、ＤＭＡ
シーケンスが開始される。図１６の(4)、(10)のタイミ
ングでこのＤＭＡシーケンスが終了するが、このタイミ
ングでマスクが開始される。ここでも、マスク時間が２
μｓ設定であるために、マスクは２μｓ分行われる。

【０１４７】同様に、図１６の(5)、(11)地点のタイミ
ングでＤＲＥＱ３を受けて、ＤＭＡシーケンスが開始さ
れて、(6)、(12)地点でＤＭＡシーケンスが終了し、マ
スクが開始される。この一連の流れにおいて、(6)の地
点と(13)の地点の間に、ＤＭＡが行われていない区間が
存在するが、この区間では、ＣＰＵ１００は、そのシス
テムのプログラムに準じた処理を行うことができる。こ
の区間は、ＤＲＥＱのマスクがなければ存在しない区間
である。この区間はＤＲＥＱ１、ＤＲＥＱ２、ＤＲＥＱ
３の発生周期と、外部リクエストデバイスを搭載する個
数によって、決まってくる。

【０１４８】以上説明したように、第４の実施形態に係
るＤＭＡ転送装置は、ＤＭＡＣ４００側（内部）に、Ｃ
Ｈ１，ＣＨ２，ＣＨ３，…，ＣＨＮ−１，ＣＨＮに対応
して設置された複数のＤＲＥＱ信号マスク回路４１０，
…と、ＤＲＥＱ信号マスク回路４１０，…のＢＲＥＱ信
号を調停する調停回路２３０とを設け、各チャネル毎に
配置された複数のＤＲＥＱ信号マスク回路４１０，…
が、ＣＰＵ１００により外部同時動作するリクエストデ
バイスの数に応じてマスク時間を制御するように構成し
たので、各ＤＭＡチャンネルのＤＭＡ転送の機会を時間
的に均等に与えることが可能になりＤＭＡチャンネルの
時間的調停が可能になる。

【０１４９】すなわち、複数の動作可能な外部リクエス
トデバイスが同一のバス上に存在する場合に、システム
としては、ＤＭＡＣ４００がバスを占有する時間は自ず
と増加する。つまり、ＤＭＡＣ４００によるバス占有率
が増加する。本実施形態では、ＤＲＥＱ信号のマスク時
間を外部リクエストデバイスの同時動作する個数により
制御することで、平均的なＤＭＡＣのバス占有率を制御
することができ、外部リクエストデバイスが複数存在す
ることによる、システムにおけるＤＭＡＣ４００のバス
占有率の著しい増加を防止することができる効果があ
る。

【０１５０】なお、本実施形態では、ＤＭＡＣ４００の
バス占有率制御方法として第２の実施形態の方法を使用
した例を示したが、第１の実施形態の方法に示したよう
に、動作可能な外部リクエストデバイス側で制御するこ
とも、また第３の実施形態の方法でＤＭＡＣ４００のＢ
ＲＥＱを制御することによっても実現可能である。 第５の実施形態 図１８は本発明の第５の実施形態に係るＤＭＡ転送装置
の構成を示すブロック図である。本実施形態に係るＤＭ
Ａ転送装置の説明にあたり前記図１５と同一構成部分に
は同一符号を付している。

【０１５１】図１８において、ＤＭＡ転送装置は、ＣＰ
Ｕ５００、ＤＭＡＣ４００、複数の外部リクエストデバ
イス（４５１，４５２，４５３，…，Ｎ−１，Ｎ）、及
び外部メモリ１１３から構成される。

【０１５２】ＣＰＵ５００のプログラムの中には、プロ
グラムの処理タスクを管理するタスク管理機能５１０
（管理手段）が搭載されている。

【０１５３】ＤＭＡＣ４００は、複数のＤＭＡチャンネ
ルを搭載しており、それらをＣＨ１，ＣＨ２，ＣＨ３，
…，ＣＨＮ−１，ＣＨＮとする。また、ＣＨ１，ＣＨ
２，ＣＨ３，…，ＣＨＮ−１，ＣＨＮはそれぞれ、対応
する外部リクエストデバイス（４５１，４５２，４５
３，…，Ｎ−１，Ｎ）に接続されている。

【０１５４】ＤＭＡＣ４００は、ＣＨ１，ＣＨ２，ＣＨ
３，…，ＣＨＮ−１，ＣＨＮに対応して設置された複数
のＤＲＥＱ信号マスク回路４１０，…と、ＤＲＥＱ信号
マスク回路４１０，…のＢＲＥＱ信号を調停する調停回
路２３０とを備える。

【０１５５】外部リクエストデバイス４５１、外部リク
エストデバイス４５２、外部リクエストデバイス４５３
が出力するＤＲＥＱ信号をそれぞれ、ＤＲＥＱ１、ＤＲ
ＥＱ２、ＤＲＥＱ３とし、そのリクエスト信号に対する
ＤＡＣＫ信号をそれぞれ、ＤＡＣＫ１、ＤＡＣＫ２、Ｄ
ＡＣＫ３とする。このとき、外部リクエストデバイス
（Ｎ−１），外部リクエストデバイス（Ｎ）は、複数個
外部リクエストデバイスがあるという意味で、ＤＭＡＣ
４００が対応可能な外部リクエストデバイスの数を示し
ている。外部メモリ１１３は、ＤＭＡシステムのメモリ
であり、ＤＭＡシステムのソースデバイスにもなり、デ
ィスティネーションデバイスにもなる。

【０１５６】また、ＣＰＵ５００から出力されるｍａｓ
ｋ＿ｅｎ１、ｍａｓｋ＿ｅｎ２、ｍａｓｋ＿ｅｎ３はそ
れぞれＤＲＥＱ信号マスク回路４１０，…（ＤＲＥＱ信
号マスク回路ＣＨ１、ＣＨ２、ＣＨ３）のマスクを有効
にする信号である。制御は、ＣＰＵ５００自体がポート
制御により行う。

【０１５７】ＤＭＡＣ４００の内部のＤＲＰＱ信号の調
停回路２３０は、各チャンネル（ＣＨ１／２／３…）の
ＤＲＥＱ信号を調停し、ＢＲＥＱＮ信号をＣＰＵ５００
に出力する。調停方法は、第２の実施形態と同様であ
る。

【０１５８】また、ＤＭＡＣ４００からＣＰＵ５００に
ＢＲＥＱＮ信号（バス開放リクエスト信号：アクティブ
“Ｌ”）が出力され、また、このＢＲＥＱＮ信号に応答
して、ＣＰＵ５００は、ＤＭＡＣ４００に対して、ＢＡ
ＣＫＮ信号（バス開放許可信号：アクティブ“Ｌ”）を
出力する。

【０１５９】以下、上述のように構成されたＤＭＡ転送
装置の動作を説明する。

【０１６０】ＣＰＵ５００は、通常プログラムに則って
処理をしているが、処理するタスクによっては、ＣＰＵ
に対する処理負荷が異なっている。ＣＰＵ５００の内部
にあるタスク管理機能５１０は、現在何のタスクを処理
しているかを常に監視し、その情報を保持する機能をも
つものである。このタスク管理機能５１０はソフトウェ
アにより実現されている。

【０１６１】まず、プログラム上のタスク名Ｔ１〜Ｔ１
０とその処理負荷と対応するマスク時間の関係を図１９
の表に示す。

【０１６２】図１９に示すように、ＣＰＵ５００は、タ
スクをＴ１，Ｔ２，Ｔ３，…，Ｔ１０，Ｔ１，…の順番
で処理していくようなプログラムになっている。

【０１６３】以下、ＤＲＥＱ１が連続して発生する時の
ＤＲＥＱ１のイネーブル間隔が１μｓである場合を例に
挙げて説明する。

【０１６４】図２０はＤＭＡ転送装置の動作を説明する
ためのタイミングチャートである。

【０１６５】まず、図２０に示すように、タスクＴ１が
処理されている最中は、マスク時間が１μｓにセットさ
れている（図１９の表参照）。このときＤＲＥＱ１信号
がイネーブルされた場合、必ず１μｓ分ＤＲＥＱ１信号
がＤＭＡＣ４００内部のマスクでマスクされて、ＤＭＡ
転送が行われる。この場合は、マスク設定時間が１μｓ
であったが、ＤＲＥＱ１のイネーブル間隔が１μｓであ
るために、マスクタイマが有効であってもまったく効果
がない。

【０１６６】次に、タスクＴ２が処理されている最中に
ついて説明する。このときは、マスク時間が２μｓにセ
ットされている（図１９の表参照）。このとき、ＤＲＥ
Ｑ１信号がイネーブルされた場合、必ず２μｓ分ＤＲＥ
Ｑ１信号がＤＭＡＣ４００内部のＤＲＥＱ信号マスク回
路４１０でマスクされ、ＤＭＡ転送が行われる。この場
合は、ＤＲＥＱのイネーブル間隔が１μｓであるのに対
し、マスク設定時間が２μｓであったため、マスクの効
果が１μｓ出すことができたことになる。

【０１６７】同様にして、タスクＴ３の場合は、マスク
の効果が２μｓ、タスクＴ４の場合は３μｓだけマスク
の効果が出てくる。

【０１６８】各チャンネル毎に上記動作を行う。また、
各チャンネルの調停動作は第２の実施形態と同様であ
る。

【０１６９】以上説明したように、第５の実施形態に係
るＤＭＡ転送装置は、ＣＰＵ５００が、プログラムの処
理タスクを管理するタスク管理機能５１０を備え、ＣＰ
Ｕの処理負荷に応じてマスク時間を制御するように構成
したので、以下のような効果を得ることができる。

【０１７０】すなわち、ＣＰＵ処理（タスク）が複雑で
あり、しかも、所定の時間内に処理を完了させなければ
ならないタスクがシステム上に多くある場合、ＤＭＡＣ
から出力されるＢＲＥＱ信号はそのＣＰＵ処理を時間的
に非効率的にしてしまうことがある。このとき、本実施
形態のように、タスクごとのＤＲＥＱ信号のマスク動作
を行うことで、ＣＰＵ処理を所定の時間内に完了させる
ことを遂行することができ、システム上のＣＰＵの時間
的処理能力の低下を防止することができる効果がある。

【０１７１】なお、本実施形態では、ＤＭＡＣの動作を
第２の実施形態の方法を制御したが、第１の実施形態に
示したように、外部リクエストデバイス側で制御する方
法でも、また第３の実施形態に示したように、ＤＭＡＣ
内部のＢＲＥＱ信号を制御する方法でも実現可能であ
る。 第６の実施形態 図２１は本発明の第６の実施形態に係るＤＭＡ転送装置
の構成を示すブロック図である。本実施形態に係るＤＭ
Ａ転送装置の説明にあたり前記図５と同一構成部分には
同一符号を付している。

【０１７２】図２１において、ＤＭＡ転送装置は、ＣＰ
Ｕ１００、ＤＭＡＣ６００、外部リクエストデバイス６
５０及び外部メモリ１１３から構成され、ＤＭＡＣ６０
０は、ＤＲＥＱ信号マスク回路６１０（マスク手段）
と、ＤＲＥＱ信号の発生周期を検出するＤＲＥＱ周期検
出回路６２０（ＤＲＥＱ周期検出手段）とを備えて構成
される。

【０１７３】外部リクエストデバイス６５０からＤＭＡ
Ｃ６００にＤＲＥＱ信号が出力され、ＤＭＡＣ６００か
ら外部リクエストデバイス６５０にＤＡＣＫ信号が出力
される。

【０１７４】ＤＭＡＣ６００からＣＰＵ１００にＢＲＥ
Ｑ信号が出力され、ＣＰＵ１００からＤＭＡＣ６００に
ＢＡＣＫ信号が出力される。

【０１７５】また、外部メモリ１１３は、ＤＭＡ転送の
ソースデバイス（または、ディスティネーションデバイ
ス）になる。

【０１７６】ＣＰＵ１００から出力されるｍａｓｋ＿ｅ
ｎ信号は、ＤＲＥＱ信号マスク回路６１０を有効にする
信号である。

【０１７７】ＣＰＵ１００は、このマスク信号ｍａｓｋ
＿ｅｎをＤＲＥＱ信号マスク回路６１０に出力してＤＲ
ＥＱ信号マスク回路６１０を制御する。

【０１７８】図２２は上記ＤＲＥＱ周期検出回路６２０
の回路構成を示す図である。

【０１７９】図２２において、ＤＲＥＱ周期検出回路６
２０は、ＤＲＥＱ信号を入力してＤＲＥＱ信号のエッジ
を論理的に検出するエッジ検出回路６２１、サンプリン
グクロックの立ち上がりエッジでカウント（デクリメン
ト）するカウンタ６２２、及びカウントデータを格納す
るデータバッファ６２３から構成される。

【０１８０】データバッファ６２３は、カウンタ６２３
の結果をＣＰＵ１００（図２１）がリードできるように
データを保持しておくバッファである。

【０１８１】以下、上述のように構成されたＤＭＡ転送
装置の動作を説明する。

【０１８２】図２３はＤＲＥＱ周期検出回路６２０の動
作を示すタイミングチャートである。

【０１８３】まず、外部リクエストデバイス６５０から
ＤＲＥＣ信号がＤＭＡＣ６００に入力され、その入力信
号が内部のＤＲＥＱ周期検出回路６２０に入力される。

【０１８４】ＤＲＥＱ周期検出回路６２０の内部回路に
おいては、図２３のタイミングチャートに示すように、
エッジ検出部６２１がＤＲＥＱ信号の立ち上がりエッジ
を検出し、検出したパルスをトリガとして、カウンタ６
２２がカウントを開始する。このカウントは次のＤＲＥ
Ｑ信号のエッジまでカウントする。

【０１８５】カウンタ６２２によりカウントされたカウ
ントデータは、データバッファ６２３に転送され、カウ
ント終了後はデータバッファ６２３はそのデータを保持
している。

【０１８６】図２４はＤＭＡ転送装置の動作を説明する
ためのタイミングチャートである。

【０１８７】ＣＰＵ１００は、データバッファ６２３の
カウントデータを任意のタイミングで読み出し、そのデ
ータに従ってＣＰＵのポートにより、ｍａｓｋ＿ｅｎ信
号のイネーブル／ディセーブルの操作を行う。すなわ
ち、ＣＰＵ１００は、読み出したカウントデータが小さ
ければｍａｓｋ＿ｅｎ信号をイネーブルにしている時間
を長くする。

【０１８８】図２４に示すように、ｍａｓｋ＿ｅｎ信号
がイネーブルの場合、ＤＲＥＱ信号は一定期間（区間）
マスクされ、マスク解除後、ｍａｓｋ＿ｅｎ信号がディ
セーブルとなりＢＲＥＱ信号となってＣＰＵ１００に出
力される。

【０１８９】ＢＲＥＱ信号を受け付けたＣＰＵ１００
は、バス権を開放したことを知らせるためにＢＡＣＫ信
号を出力する。

【０１９０】図２４に示すように、ｍａｓｋ＿ｅｎ信号
がディセーブルの区間は、ＢＲＥＱ信号の発生間隔が短
くなっているが、ｍａｓｋ＿ｅｎ信号がイネーブルの区
間はＢＲＥＱの発生間隔がディセーブルの区間に比べて
長くなっているのがわかる。この区間（マスク効果が出
ている区間）では、ＣＰＵ１００がプログラムに従って
処理している区間である。

【０１９１】以上説明したように、第６の実施形態に係
るＤＭＡ転送装置は、ＤＭＡＣ６００が、ＤＲＥＱ信号
マスク回路６１０と、ＤＲＥＱ信号の発生周期を検出す
るＤＲＥＱ周期検出回路６２０とを備え、ＤＲＥＱ周期
検出回路６２０が入力されるＤＲＥＱ信号の発生周期を
検出し、そのカウンタデータ値を利用してＤＲＥＱ信号
をマスクするように構成したので、ＤＭＡの周期（間
隔）を広げることができ、しかも、ＤＭＡＣ６００によ
る、システムにおけるバス占有率を低減するという効果
がある。

【０１９２】また、この方法を使用すれば、ＤＭＡ転送
のスピードをＣＰＵ１００によって制御することが可能
になるため、ＤＲＥＱ信号発生周期が変動するＩ／Ｏ装
置（外部リクエストデバイス）がバス上に存在する場
合、同じ周期でＢＲＥＱ信号を発生させ、バス占有率を
低減させる効果がある。

【０１９３】なお、本実施形態においては、ＤＭＡＣの
動作を第２の実施形態の方法で制御したが、第１の実施
形態の方法に示したように、動作可能な外部リクエスト
デバイス側で制御することも、また第３の実施形態の方
法に示したようにＤＭＡＣ内部のＢＲＥＱを制御する方
法でも実現可能である。 第７の実施形態 図２５は本発明の第７の実施形態に係るＤＭＡ転送装置
の構成を示すブロック図である。本実施形態に係るＤＭ
Ａ転送装置の説明にあたり前記図２１と同一構成部分に
は同一符号を付している。

【０１９４】図２５において、ＤＭＡ転送装置は、ＣＰ
Ｕ１００、ＤＭＡＣ７００、外部リクエストデバイス７
５１、外部リクエストデバイス７５２及び外部メモリ１
１３から構成され、ＤＭＡＣ７００は、ＢＲＥＱＮ信号
マスク回路７２０（マスク手段）と、動作を許可する複
数の外部リクエストデバイスのＤＲＥＱ信号に伴い発生
するＢＲＥＱＮ信号の発生周期を検出するＢＲＥＱＮ周
期検出回路７２０（ＢＲＥＱＮ周期検出手段）とを備え
て構成される。

【０１９５】ＤＭＡＣ７００は、複数の（２つの）ＤＭ
Ａチャンネルを搭載しており、それらをＣＨ１，ＣＨ２
とする。また、ＣＨ１，ＣＨ２はそれぞれ、外部リクエ
ストデバイス７５１、外部リクエストデバイス７５２に
接続されている。

【０１９６】外部リクエストデバイス７５１のＤＭＡチ
ャンネルをＣＨ１、外部リクエストデバイス７５２のＤ
ＭＡチャンネルをＣＨ２とする。

【０１９７】図２５の破線に示すように、ＣＨ１，ＣＨ
２毎に、外部リクエストデバイス７５１、外部リクエス
トデバイス７５２からＤＭＡＣ７００に対してＤＭＡ要
求信号ＤＲＥＱ１，ＤＲＥＱ２（アクテイブ“Ｈ”）が
出力され、また、ＤＭＡＣ７００から外部リクエストデ
バイス７５１、外部リクエストデバイス７５２に対して
ＤＭＡ許可信号ＤＡＣＫ１，ＤＡＣＫ２が出力される。

【０１９８】ＤＭＡＣ７００は、ＣＰＵ１００に対して
バス開放リクエスト信号ＢＲＥＱＮ（アクティブ
“Ｌ”）を出力し、ＣＰＵ１００は、ＤＭＡＣ７００に
対してバス開放許可信号ＢＡＣＫＮ（アクティブ
“Ｌ”）を出力する。

【０１９９】また、ＣＰＵ１００からＤＭＡＣ７００に
出力されるｍａｓｋ＿ｅｎ信号は、ＣＰＵ１００のポー
トから出力される信号であり、ＢＲＥＱＮマスク回路７
２０のカウンタ回路をイネーブルにする信号（アクティ
ブ“Ｈ”）である。

【０２００】図２６は上記ＢＲＥＱＮ信号周期検出回路
７２０の回路構成を示す図である。

【０２０１】図２６において、ＢＲＥＱＮ信号周期検出
回路７２０は、ＢＲＥＱＮ信号を入力してＢＲＥＱＮ信
号のエッジを論理的に検出するエッジ検出回路７２１、
サンプリングクロックの立ち上がりエッジでカウント
（デクリメント）するカウンタ７２２、及びカウントデ
ータを格納するデータバッファ７２３から構成される。

【０２０２】エッジ検出回路７２１からカウントパルス
がカウンタに対して出力され、カウンタ７２２から、カ
ウントデータがデータバッファ７２３に転送される。

【０２０３】データバッファ７２３は、カウンタ７２３
の結果をＣＰＵ１００（図２５）がリードできるように
データを保持しておくバッファである。

【０２０４】以下、上述のように構成されたＤＭＡ転送
装置の動作を説明する。

【０２０５】図２７はＢＲＥＱＮ信号周期検出回路７２
０の動作を示すタイミングチャートであり、図２８はＤ
ＭＡ転送装置の動作を説明するためのタイミングチャー
トである。

【０２０６】まず、ＣＨ１とＣＨ２のＤＭＡ転送の優先
度は、本実施形態の場合、ＣＨ１→ＣＨ２→ＣＨ１→Ｃ
Ｈ２のようにラウンドするラウンドロビン型をとるもの
とする。同時にＤＲＥＱ（要求信号）がＤＭＡＣ７００
に入力された場合は、ＣＨ１優先とし、その他の場合
は、時間的に先にＤＲＥＱ（要求信号）が入ってきた方
を優先とする。

【０２０７】ＤＲＥＱ１とＤＲＥＱ２が同時に図２８の
(1)の地点でアクティブになっている場合を例にする。
このとき、ＤＭＡは、ＣＨ１のＤＭＡが行われる。

【０２０８】次に、図２８の(2)の地点で、ＣＨ２のＤ
ＭＡが行われる。このとき、図２８の(1)と(2)のＢＲＥ
ＱＮ信号の立ち下がりエッジで、図２６に示すＢＲＥＱ
Ｎ信号周期検出回路７２０が動作し、カウンタ７２２が
動作する。そして、図２７のタイミングチャートに示す
ように、カウントデータがデータバッファ７２３に転送
される。

【０２０９】また、図２８の(3)の地点でＣＨ１のＤＭ
Ａが実行されるが、このときも、ＢＲＥＱＮ信号周期検
出回路７２０により図２８の(2)と(3)のＢＲＥＱＮのエ
ッジからエッジの間のカウントが行われる。この時のカ
ウントデータも、データバッファ７２３に上書きされ
る。

【０２１０】図２８の(3)のＤＭＡ転送終了した時点で
ＣＰＵ１００は、データバッファ７２３のデータをリー
ドする。このリードした値で、ＤＭＡＣ７００のＢＲＥ
ＱＮ信号の発生周期をＣＰＵ１００が認識することがで
きる。

【０２１１】次に、図２８の(4)−１の地点、つまりＢ
ＡＣＫＮ信号が“Ｈ”になった時点で、ＣＰＵ１００
は、ｍａｓｋ＿ｅｎ１信号を“Ｈ”にする。ｍａｓｋ＿
ｅｎ１を“Ｈ”にした時点で、ＢＲＥＱＮ信号は、マス
クされていて、ＤＲＥＱ１、ＤＲＥＱ２が入力されて
も、ＢＲＥＱＮ信号は外部に出力されない（図２８のマ
スク効果が出ている区間参照）。

【０２１２】図２８の(4)−２、(4)−３地点でも同様で
ある。

【０２１３】ＣＰＵ１００がｍａｓｋ＿ｅｎ１を“Ｈ”
にする時間は、先にリードしたＢＲＥＱ信号の発生周期
の値をもとに制御する。例えば、データバッファ７２３
からリードした数値が極端に短かかった場合は、ｍａｓ
ｋ＿ｅｎ１を“Ｈ”にしている時間を長くして、ＤＭＡ
Ｃ１００によるバス占有率を低下させ、逆に、データバ
ッファ７２３からリードした数値が極端に長かった場合
には、ｍａｓｋ＿ｅｎ１信号を“Ｈ”にする時間を短め
に制御することが可能である。

【０２１４】このように、ＢＲＥＱの発生周期をＣＰＵ
１００が認識することで装置のＤＭＡＣ７００によるバ
ス占有率をＣＰＵ１００が制御することが可能である。

【０２１５】以上説明したように、第７の実施形態に係
るＤＭＡ転送装置は、ＤＭＡＣ７００が、ＢＲＥＱＮ信
号マスク回路７２０と、動作を許可する複数の外部リク
エストデバイスのＤＲＥＱ信号に伴い発生するＢＲＥＱ
Ｎ信号の発生周期を検出するＢＲＥＱＮ周期検出回路７
２０とを備え、ＢＲＥＱＮ信号周期検出回路７２０は、
ＢＲＥＱＮ信号を入力してＢＲＥＱＮ信号のエッジを論
理的に検出するエッジ検出回路７２１、サンプリングク
ロックの立ち上がりエッジでカウント（デクリメント）
するカウンタ７２２、及びカウントデータを格納するデ
ータバッファ７２３により構成したので、ＢＲＥＱＮ信
号の発生周期（発生間隔）をＢＲＥＱＮの信号のエッジ
を使用してカウントし、カウントデータをデータバッフ
ァ７２３に保持しておくことで、ＣＰＵ１００が、ＤＭ
ＡＣ７００から入力されるＢＲＥＱの発生周期を認識す
ることできるようになり、ＣＰＵ１００によって、ＤＭ
ＡＣ７００によるバス占有率を制御することが可能にな
る。

【０２１６】また、第６の実施形態のように、ＣＨ（チ
ャンネル）ごとに、ＤＲＥＱの発生周期を検出するＤＲ
ＥＱ周期検出回路６２０を搭載すると、外部リクエスト
デバイスを多数搭載したときに、ＤＲＥＱ周期検出回路
を構成するカウンタや、データバッファを新規にＣＨご
とに追加する必要がある。本実施形態によれば、ＢＲＥ
ＱＮ信号に対して、ＢＲＥＱＮ周期検出回路７２０を搭
載しているために、外部リクエストデバイスが多数搭載
されても、ＢＲＥＱＮ周期検出回路を構成するカウンタ
やデータバッファは１個のみで済むので、ハードウェア
の規模を小さくできる効果がある。

【０２１７】なお、本実施形態では、第３の実施形態の
方法でＤＭＡＣの動作を制御したが、制御の方法はＣＰ
Ｕによる制御でも、マスク回路にハード的なタイマーを
設けて、ハードでマスクすることも可能である。また、
第１の実施形態の方法に示したように、動作可能な外部
リクエストデバイス側で制御することも、第２の実施形
態の方法に示したように、ＤＭＡＣ側で制御することも
可能である。 第８の実施形態 図２９は本発明の第８の実施形態に係るＤＭＡ転送装置
の構成を示すブロック図である。本実施形態に係るＤＭ
Ａ転送装置の説明にあたり前記図１８及び図２１と同一
構成部分には同一符号を付している。

【０２１８】図２９において、ＤＭＡ転送装置は、ＣＰ
Ｕ８００（設定手段）、ＤＭＡＣ６００、外部リクエス
トデバイス６５０及び外部メモリ１１３から構成され、
ＤＭＡＣ６００は、ＤＲＥＱ信号マスク回路６１０と、
ＤＲＥＱ周期検出回路６２０とを備えて構成される。

【０２１９】ＣＰＵ８００のプログラムの中には、プロ
グラムの処理タスクを管理するタスク管理機能８１０
（管理手段）が搭載されている。このタスク管理機能８
１０はソフトウェアにより実現されている。

【０２２０】ＤＭＡＣ６００は、外部リクエストデバイ
ス６５０からＤＲＥＱ信号が入力され、マスクイネーブ
ルの場合はＤＲＥＱ信号をｍａｓｋ＿ｅｎ信号の区間分
だけマスクしてＢＲＥＱＮ信号をＣＰＵ８００に対して
出力する。ＣＰＵ８００がバス権を開放したときにＢＡ
ＣＫＮ信号がＤＭＡＣ６００に出力される。

【０２２１】そのＢＡＣＫＮ信号を受けてＤＭＡＣ６０
０は、外部リクエストデバイス６５０に対して、ＤＡＣ
Ｋ信号を出力する。

【０２２２】ＤＲＥＱ周期検出回路６２０は、第６の実
施形態の図２２と同じ回路構成である。

【０２２３】以下、上述のように構成されたＤＭＡ転送
装置の動作を説明する。

【０２２４】まず、システム全体のバス負荷率を規定す
る。説明を簡単にするために、本実施形態ではシステム
全体のバス負荷率を１２％以下とする。また、外部リク
エストデバイス６５０のＤＲＥＱ信号発生間隔を５μｓ
とし、１回（Ｗｏｒｄ分）のＤＭＡ転送のバス占有率を
１０％とする。これによりＤＭＡでバスを占有する時間
＝５００ｎｓとなる。

【０２２５】まず、プログラム上のタスク名Ｔ１〜Ｔ１
０とその処理負荷と対応するマスク時間及びＤＭＡＣの
負荷率の関係を図３０の表に示す。

【０２２６】図３０に示すように、本実施形態は、タス
クＴ１〜Ｔ１０を使って処理するシステムであり、その
中のＴ１，Ｔ３，Ｔ５，Ｔ７を図３１に示すタイミング
チャートのような順序でタスク処理していく場合を考え
る。

【０２２７】図３１はＤＭＡ転送装置の動作を説明する
ためのタイミングチャートである。

【０２２８】まず、ＤＲＥＱ信号がタスクＴ１区間で入
力される。この場合、図３０の表から計算すると、合計
のバス占有率が１１％となり、本実施形態の占有率１２
％を超えることはない。そのためマスク回路を動作させ
る必要はないために、ｍａｓｋ＿ｅｎ信号はディセーブ
ルのままで、何ら問題がない。よってＤＲＥＱ信号と同
じ周期でＢＲＥＱ信号が発生する。

【０２２９】次に、タスクＴ３区間でＤＲＥＱ信号が発
生した場合、図３０の表とＤＭＡのバス占有率から計算
すると１３％となってしまう。本実施形態のバスの占有
率は１２％以下であるため、問題が生じる。このような
ことが起きないように、処理がタスクＴ３に入った場合
にｍａｓｋ＿ｅｎ信号を図３１に示すタイミングで出力
するようにＣＰＵ８００がコントロールする。このと
き、ＤＲＥＱ信号はｍａｓｋ＿ｅｎ信号によりマスクさ
れてＢＲＥＱ信号としてＣＰＵ８００に出力される。こ
のＢＲＥＱ信号によってＣＰＵ８００はバス権を開放す
るためにＢＡＣＫ信号を出力する。このようなやり取り
でＤＭＡ転送のシーケンスを実行する。

【０２３０】次に、タスクＴ５区間にＤＲＥＱ信号が入
力された場合を説明する。

【０２３１】この場合はタスクＴ３の場合と同様にバス
占有率を計算すると１５％になってしまう。これもま
た、本実施形態のバス占有率１２％以下を満たしていな
いので、この条件を満たすために、図３０の表を使用し
てマスク時間を設定する。

【０２３２】この表によればＴ５の場合は、ｍａｓｋ＿
ｅｎがイネーブルの時間が２．１４μｓ＋５μｓとな
り、バス占有率が１２％以下になる。この時のマスク時
間を満たすようにＣＰＵ８００がｍａｓｋ＿ｅｎを制御
する。

【０２３３】同様に、タスクＴ７の場合も図３０の表か
らマスク時間を設定して、本実施形態で設定したバス占
有率１２％以下になるようにｍａｓｋ＿ｅｎ時間を決
め、このマスク時間を満たすようにＣＰＵ８００がｍａ
ｓｋ＿ｅｎを制御する。

【０２３４】以上説明したように、第８の実施形態に係
るＤＭＡ転送装置は、ＣＰＵ８００が、プログラムの処
理タスクを管理するタスク管理機能８１０を備え、ＣＰ
Ｕの処理負荷に応じて所定のシステムのバス負荷を保持
して、マスク時間を制御するように構成したので、各タ
スクが動作しているときのバス占有率を予め計算してお
き、その計算値からシステム全体のバス占有率の限界値
を設定し、ＣＰＵ処理が効果的でかつ、ＤＭＡ周期もバ
ス占有率の上限を超えないような値で行うことが可能に
なり、予め計算していたバス占有率の値まで、確実にバ
ス占有率を低減する効果がある。

【０２３５】なお、本実施形態は、第２の実施形態の方
法でＤＭＡＣを制御していたが、第１の実施形態の方法
に示したように、動作可能な外部リクエストデバイス側
で制御することも、第３の実施形態の方法でＤＭＡＣ内
部のＢＲＥＱ信号を制御することによっても実現可能で
ある。

【０２３６】また、マスク時間はＣＰＵによって制御す
ることも、マスク回路にハード的なタイマを設けてＣＰ
Ｕからタイマの時間をセットすることによって実現する
ことも可能である。

【０２３７】したがって、このような特長を有するＤＭ
Ａ転送装置を、例えば、プリンタなどに代表されるよう
な、ＰＣ（パーソナルコンピュータ）周辺機器におい
て、ＰＣからのデータ転送速度と周辺機器自身のデータ
処理速度がお互いに高速処理が必要な場合で、しかもシ
ステムの破綻を避けることが不可欠なシステムにおい
て、データ転送とＣＰＵ処理を時間的に均等に処理した
い場合に有効である。また、ＣＰＵを中心としたＤＭＡ
によるデータ転送を含むすべてのシステムにおいて利用
可能である。

【０２３８】また、上記各実施形態では、外部リクエス
トデバイスまたはＤＭＡＣ内にマスク回路等を設置する
ようにしているが、これは一例であり、外部に外付けす
るように設置してもよい。また、ＤＭＡＣは、専用のＤ
ＭＡコントローラでも汎用のＤＭＡコントローラでもよ
く、特に、高速性が要求されるときにはカウンタ及びバ
ッファ等の個別部品を用いて構成するものでもよい。

【０２３９】さらに、上記ＤＭＡ転送装置を構成するレ
ジスタ、カウンタ、各種制御回路等の種類、数などは上
述した実施形態に限られないことは言うまでもない。

【０２４０】

【発明の効果】本発明に係るＤＭＡ転送装置では、外部
リクエストデバイスまたはＤＭＡ制御部が、ＤＲＥＱ信
号をマスクするマスク手段を備え、マスク手段によりＤ
ＲＥＱ信号をマスクしてＤＭＡ転送によるバス占有状態
を制御するように構成したので、外部リクエストデバイ
スが複数存在する場合、または、ＤＲＥＱ信号の発生周
期が短い外部リクエストデバイスが同一のバスに存在す
る場合、ＤＭＡによるバス占有率を低減でき、時間的に
バスを有効に利用することができる。

【図面の簡単な説明】

【図１】本発明を適用した第１の実施形態に係るＤＭＡ
転送装置の構成を示すブロック図である。

【図２】上記ＤＭＡ転送装置のＤＲＥＱ信号マスク回路
の構成を示す回路図である。

【図３】上記ＤＭＡ転送装置のＤＲＥＱ信号マスク回路
の構成を示す回路図である。

【図４】上記ＤＭＡ転送装置のＤＭＡ転送動作を示すタ
イミングチャートである。

【図５】本発明を適用した第２の実施形態に係るＤＭＡ
転送装置の構成を示すブロック図である。

【図６】上記ＤＭＡ転送装置のＤＲＥＱ信号マスク回路
の構成を示すブロック図である。

【図７】上記ＤＭＡ転送装置のマスク回路の内部の詳細
な構成を示す図である。

【図８】上記ＤＭＡ転送装置の動作を説明するためのタ
イミングチャートである。

【図９】上記ＤＭＡ転送装置のＤＭＡＣの調停動作を説
明するためのタイミングチャートである。

【図１０】本発明を適用した第３の実施形態に係るＤＭ
Ａ転送装置の構成を示すブロック図である。

【図１１】上記ＤＭＡ転送装置のカウンタ付きマスク回
路の構成を示すブロック図である。

【図１２】上記ＤＭＡ転送装置のマスク回路の内部の詳
細な構成を示す図である。

【図１３】上記ＤＭＡ転送装置のＤＭＡ要求信号ＤＲＥ
Ｑ１，ＤＲＥＱ２，ＤＲＥＱ３からＢＲＥＱＮ信号発生
までの構成を示す図である。

【図１４】上記ＤＭＡ転送装置の動作を説明するための
タイミングチャートである。

【図１５】本発明を適用した第４の実施形態に係るＤＭ
Ａ転送装置の構成を示すブロック図である。

【図１６】上記ＤＭＡ転送装置の動作を説明するための
タイミングチャートである。

【図１７】上記ＤＭＡ転送装置のマスク時間を設定の表
を示す図である。

【図１８】本発明を適用した第５の実施形態に係るＤＭ
Ａ転送装置の構成を示すブロック図である。

【図１９】上記ＤＭＡ転送装置のプログラム上のタスク
名とその処理負荷と対応するマスク時間の関係の表を示
す図である。

【図２０】上記ＤＭＡ転送装置の動作を説明するための
タイミングチャートである。

【図２１】本発明を適用した第６の実施形態に係るＤＭ
Ａ転送装置の構成を示すブロック図である。

【図２２】上記ＤＭＡ転送装置のＤＲＥＱ周期検出回路
の回路構成を示す図である。

【図２３】上記ＤＭＡ転送装置のＤＲＥＱ周期検出回路
の動作を示すタイミングチャートである。

【図２４】上記ＤＭＡ転送装置の動作を説明するための
タイミングチャートである。

【図２５】本発明を適用した第７の実施形態に係るＤＭ
Ａ転送装置の構成を示すブロック図である。

【図２６】上記ＤＭＡ転送装置のＢＲＥＱＮ信号周期検
出回路の回路構成を示す図である。

【図２７】上記ＤＭＡ転送装置のＢＲＥＱＮ信号周期検
出回路の動作を示すタイミングチャートである。

【図２８】上記ＤＭＡ転送装置の動作を説明するための
タイミングチャートである。

【図２９】本発明を適用した第８の実施形態に係るＤＭ
Ａ転送装置の構成を示すブロック図である。

【図３０】上記ＤＭＡ転送装置のプログラム上のタスク
名とその処理負荷と対応するマスク時間の関係の表を示
す図である。

【図３１】上記ＤＭＡ転送装置の動作を説明するための
タイミングチャートである。

【図３２】従来のＤＭＡ転送装置の構成を示すブロック
図である。

【図３３】従来のＤＭＡＣの調停のタイミングを概念的
に示すタイミングチャートである。

【符号の説明】

１００，５００，８００ ＣＰＵ、１１０，２００，３
００，４００，６００，７００ ＤＭＡＣ（ＤＭＡ制御
部）、１１１，１１２，２４０，２４１，３５１，３５
２，３５３，４５１，４５２，４５３，７５１，７５２
外部リクエストデバイス、１１３ 外部メモリ、１２
１，１２２，２１０，２２０，４１０，６１０ ＤＲＥ
Ｑ信号マスク回路（マスク手段）、１３１ ＡＮＤゲー
ト、１３２ ＯＲゲート、２３０ 調停回路、２１１，
３１１ カウンタ回路、２１２，３１２ 比較器、２１
３，３１３ マスク回路、２１４ マスク信号発生回
路、２１５，３１５ ＯＲゲート、３１０ カウンタ付
きマスク回路（マスク手段）、３１６ ＤＲＥＱ信号調
停回路、３１３ ＢＲＥＱ信号マスク回路、３１４マス
ク信号生成回路、５１０，８１０ タスク管理機能（管
理手段）、６２０ＤＲＥＱ周期検出回路（ＤＲＥＱ周期
検出手段）、６２１，７２１ エッジ検出回路、６２
２，７２２ カウンタ、６２３，７２３ データバッフ
ァ、７１０ＢＲＥＱＮ信号マスク回路（マスク手段）、
７２０ ＢＲＥＱＮ周期検出回路（ＢＲＥＱＮ周期検出
手段）

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵの動作と独立に、メモリと外部リ
   クエストデバイス間で直接データを転送するＤＭＡ転送
   制御を行うＤＭＡ制御部を備え、 ＤＭＡ制御部は、外部リクエストデバイスからデータ転
   送リクエスト（以下、ＤＲＥＱという）信号が発生した
   とき、ＣＰＵに対してバスリクエスト（以下、ＢＲＥＱ
   Ｎという）信号を出力してバスの開放を要求し、ＣＰＵ
   からバス開放許可（以下、ＢＡＣＫＮという）信号が返
   されると、外部リクエストデバイスにデータ転送リクエ
   スト確認（以下、ＤＡＣＫという）信号を送出し、メモ
   リと外部リクエストデバイス間のデータ転送制御を行う
   ＤＭＡ転送装置において、 前記外部リクエストデバイスは、前記ＤＲＥＱ信号をマ
   スクするマスク手段を備え、 前記マスク手段により前記ＤＲＥＱ信号をマスクしてＤ
   ＭＡ転送によるバス占有状態を制御すること特徴とする
   ＤＭＡ転送装置。
2. 【請求項２】 ＣＰＵの動作と独立に、メモリと外部リ
   クエストデバイス間で直接データを転送するＤＭＡ転送
   制御を行うＤＭＡ制御部を備え、 ＤＭＡ制御部は、外部リクエストデバイスからＤＲＥＱ
   信号が発生したとき、ＣＰＵに対してＢＲＥＱＮ信号を
   出力してバスの開放を要求し、ＣＰＵからＢＡＣＫＮ信
   号が返されると、外部リクエストデバイスにＤＡＣＫ信
   号を送出し、メモリと外部リクエストデバイス間のデー
   タ転送制御を行うＤＭＡ転送装置において、 前記ＤＭＡ制御部は、前記ＤＲＥＱ信号をマスクするマ
   スク手段を備え、 前記マスク手段により前記ＤＲＥＱ信号をマスクしてＤ
   ＭＡ転送によるバス占有状態を制御することを特徴とす
   るＤＭＡ転送装置。
3. 【請求項３】 ＣＰＵの動作と独立に、メモリと外部リ
   クエストデバイス間で直接データを転送するＤＭＡ転送
   制御を行うＤＭＡ制御部を備え、 ＤＭＡ制御部は、外部リクエストデバイスからＤＲＥＱ
   信号が発生したとき、ＣＰＵに対してＢＲＥＱＮ信号を
   出力してバスの開放を要求し、ＣＰＵからＢＡＣＫＮ信
   号が返されると、外部リクエストデバイスにＤＡＣＫ信
   号を送出し、メモリと外部リクエストデバイス間のデー
   タ転送制御を行うＤＭＡ転送装置において、 前記ＤＭＡ制御部は、前記ＢＲＥＱＮ信号をマスクする
   マスク手段を備え、 前記マスク手段により前記ＢＲＥＱＮ信号をマスクして
   ＤＭＡ転送によるバス占有状態を制御することを特徴と
   するＤＭＡ転送装置。
4. 【請求項４】 同時動作可能な外部リクエストデバイス
   の数に応じて前記マスク時間を制御する手段をさらに備
   えたことを特徴とする請求項１乃至３の何れかに記載の
   ＤＭＡ転送装置。
5. 【請求項５】 ＣＰＵの処理負荷を管理する管理手段
   と、 ＣＰＵの処理負荷に応じて前記マスク時間を制御する手
   段とを備えたこと特徴とする請求項１乃至４の何れかに
   記載のＤＭＡ転送装置。
6. 【請求項６】 ＤＲＥＱ信号の発生周期を検出するＤＲ
   ＥＱ信号周期検出手段を備え、 前記マスク手段は、前記ＤＲＥＱ信号発生周期に基づい
   て前記ＤＲＥＱ信号をマスクすることを特徴とする請求
   項１乃至３の何れかに記載のＤＭＡ転送装置。
7. 【請求項７】 動作を許可する複数の外部リクエストデ
   バイスのＤＲＥＱ信号に伴い発生するＢＲＥＱＮ信号の
   発生周期を検出するＢＲＥＱＮ信号周期検出手段を備
   え、 前記マスク手段は、前記ＢＲＥＱＮ信号発生周期に基づ
   いて前記ＢＲＥＱＮ信号をマスクすることを特徴とする
   請求項１乃至３の何れかに記載のＤＭＡ転送装置。
8. 【請求項８】 ＣＰＵの処理負荷を管理する管理手段
   と、 ＣＰＵ処理に伴うバス占有率を求め、その限界値を設定
   する設定手段と、 ＣＰＵの処理負荷及び前記限界値に応じて前記マスク時
   間を制御する手段とを備えたこと特徴とする請求項１乃
   至４の何れかに記載のＤＭＡ転送装置。