JPS63215212A - パルス回路 - Google Patents
パルス回路Info
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- JPS63215212A JPS63215212A JP62050602A JP5060287A JPS63215212A JP S63215212 A JPS63215212 A JP S63215212A JP 62050602 A JP62050602 A JP 62050602A JP 5060287 A JP5060287 A JP 5060287A JP S63215212 A JPS63215212 A JP S63215212A
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- Japan
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- pulse
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- input
- circuit
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- 230000003111 delayed effect Effects 0.000 description 35
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- 230000007115 recruitment Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔従来の技術〕
本発明はパルス回路、特に入力パルスから任意の遅延時
間とパルス幅を持ったパルスを得るパルス回路に関する
。
間とパルス幅を持ったパルスを得るパルス回路に関する
。
従来、この種のパルス回路は入力信号とこの入力信号の
単一の遅延回路を介した遅延信号との論理積、論理和ま
たは排他的論理和の論理回路により構成されている。
単一の遅延回路を介した遅延信号との論理積、論理和ま
たは排他的論理和の論理回路により構成されている。
第９図は従来の回路のブロック図である。パルス入力端
子１に入力された入力パルスは遅延回路９２により遅延
パルスを出力する。入力パルスと遅延パルスは論理積、
論理和または排他的論理和の論理回路７に入力され、出
力端子８に論理回路７の論理に応じたパルスを出力して
いる。
子１に入力された入力パルスは遅延回路９２により遅延
パルスを出力する。入力パルスと遅延パルスは論理積、
論理和または排他的論理和の論理回路７に入力され、出
力端子８に論理回路７の論理に応じたパルスを出力して
いる。
しかし、上述した従来のパルス回路は単一の遅延回路に
より遅延を行なっているので、単一の遅延時間または単
一のパルス幅のパルスしか得られないという欠点がある
。特に遅延回路の遅延時間は温度または実装時の配線長
により変化するため、任意の遅延時間または任意のパル
ス幅のパルスか容易に得られないという欠点がある。
より遅延を行なっているので、単一の遅延時間または単
一のパルス幅のパルスしか得られないという欠点がある
。特に遅延回路の遅延時間は温度または実装時の配線長
により変化するため、任意の遅延時間または任意のパル
ス幅のパルスか容易に得られないという欠点がある。
本発明の目的は複数の遅延回路とマルチプレクサ回路と
を用いることにより、任意の遅延時間と任意のパルス幅
とが容易に得られるパルス回路を提供することにある。
を用いることにより、任意の遅延時間と任意のパルス幅
とが容易に得られるパルス回路を提供することにある。
本発明のパルス回路は、入力信号からそれぞれ異なる遅
延時間を持った複数の遅延出力を送出する複数の遅延回
路からなる遅延回路網と、この遅延回路網の複数の遅延
出力を入力としそのうちの一つを選択出力するマルチプ
レクサ回路と、このマルチプレクサ回路の出力と前記入
力信号とを入力とし論理演算の結果を出力する論理回路
とを有して構成される。
延時間を持った複数の遅延出力を送出する複数の遅延回
路からなる遅延回路網と、この遅延回路網の複数の遅延
出力を入力としそのうちの一つを選択出力するマルチプ
レクサ回路と、このマルチプレクサ回路の出力と前記入
力信号とを入力とし論理演算の結果を出力する論理回路
とを有して構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
図において、パルス入力端子１に遅延回路２，３゜４お
よび５を直列に接続し、遅延回路２，３．４および５の
それぞれの出力をマルチプレクサ６のそれぞれのデータ
入力端子Ｄｏ、Ｄｉ、Ｄ２およびＤ３へ接続し、マルチ
プレクサの出力端子Ｙを論理回路７の入力端子Ｂに接続
し、パルス入力端子１を論理回路７の入力端子Ａに接続
し、論理回路７の出力端子Ｃは出力端子８に接続しであ
る。
よび５を直列に接続し、遅延回路２，３．４および５の
それぞれの出力をマルチプレクサ６のそれぞれのデータ
入力端子Ｄｏ、Ｄｉ、Ｄ２およびＤ３へ接続し、マルチ
プレクサの出力端子Ｙを論理回路７の入力端子Ｂに接続
し、パルス入力端子１を論理回路７の入力端子Ａに接続
し、論理回路７の出力端子Ｃは出力端子８に接続しであ
る。
またセレクト端子９および１０は、マルチプレクサ６の
セレクト端子ＳＯおよびＳｌに接、続しである。
セレクト端子ＳＯおよびＳｌに接、続しである。
次に、第１図において論理回路７が論理積回路（ＡＮＤ
）の場合の動作について説明する。
）の場合の動作について説明する。
第２図は入力が負のパルスの場合のタイムチャートを示
す、この場合には、パルス入力端子１に負のパルス１１
が入力すると遅延回路２の出力には遅延回路２の遅延時
間に応じた遅延パルス１２が出力し、遅延回路３の出力
には、遅延回路２および３の遅延時間を加算した遅延パ
ルス１３が出力し、遅延回路４の出力には、遅延回路２
．３および４の遅延時間も加算した遅延パルス１４が出
力し、遅延回路５の出力には遅延回路２，３．４および
５の遅延時間を加算した遅延パルス１５が出力する。各
遅延パルスはマルチプレクサ６に入力し、セレクト端子
９および１０のセレクト信号により、１つの遅延パルス
が選択される。マルチプレクサ６により選択された遅延
パルスとパルス入力端子１の入力パルスとは、論理回路
７の論理積により、入力パルスよりパルス幅の広い負の
パルスを出力する。このときの出力パルス幅はほぼ入力
パルス幅に遅延パルスの遅延時間を加算した値となる。
す、この場合には、パルス入力端子１に負のパルス１１
が入力すると遅延回路２の出力には遅延回路２の遅延時
間に応じた遅延パルス１２が出力し、遅延回路３の出力
には、遅延回路２および３の遅延時間を加算した遅延パ
ルス１３が出力し、遅延回路４の出力には、遅延回路２
．３および４の遅延時間も加算した遅延パルス１４が出
力し、遅延回路５の出力には遅延回路２，３．４および
５の遅延時間を加算した遅延パルス１５が出力する。各
遅延パルスはマルチプレクサ６に入力し、セレクト端子
９および１０のセレクト信号により、１つの遅延パルス
が選択される。マルチプレクサ６により選択された遅延
パルスとパルス入力端子１の入力パルスとは、論理回路
７の論理積により、入力パルスよりパルス幅の広い負の
パルスを出力する。このときの出力パルス幅はほぼ入力
パルス幅に遅延パルスの遅延時間を加算した値となる。
即ちマルチプレクサ６で遅延パルス１２を選択すると、
入力パルス１１との論理積により出力端子８には出力パ
ルス１６が出力する。以下同様に遅延パルス１３が選択
されると出力パルス１７が出力し、遅延パルス１４が選
択されると出力パルス１８が出力し、遅延パルス１５が
選択されると出力パルス１９が出力する。
入力パルス１１との論理積により出力端子８には出力パ
ルス１６が出力する。以下同様に遅延パルス１３が選択
されると出力パルス１７が出力し、遅延パルス１４が選
択されると出力パルス１８が出力し、遅延パルス１５が
選択されると出力パルス１９が出力する。
第３図は入力が正のパルスの場合のタイムチャートを示
す、この場合には、パルス入力端子１に正のパルス２１
が入力すると、遅延回路２の出力には遅延パルス２２が
出力し、遅延回路３の出力には遅延パルス２３が出力し
、遅延回路４の出力には遅延パルス２４が出力し、遅延
回路５の出力には遅延パルス２５が出力する。マルチプ
レクサ６で１つの遅延パルスが選択され、入力パルスと
この遅延パルスとは論理回路７の論理積により、入力パ
ルスよりパルス幅の狭い正のパルスを出力する。このと
きの出力−パルス幅はほぼ入力パルス幅から遅延パルス
の遅延時間を引き算した値となる。即ちマルチプレクサ
６で遅延パルス２２が選択されると、入力パルス２１と
の論理積により出力端子８には出力パルス２６が出力す
る。以下同様に、遅延パルス２３が選択されると出力パ
ルス２７が出力し、遅延パルス２４が選択されると出力
パルス２８が出力し、遅延パルス２５が選択されると出
力パルス２９が出力する。
す、この場合には、パルス入力端子１に正のパルス２１
が入力すると、遅延回路２の出力には遅延パルス２２が
出力し、遅延回路３の出力には遅延パルス２３が出力し
、遅延回路４の出力には遅延パルス２４が出力し、遅延
回路５の出力には遅延パルス２５が出力する。マルチプ
レクサ６で１つの遅延パルスが選択され、入力パルスと
この遅延パルスとは論理回路７の論理積により、入力パ
ルスよりパルス幅の狭い正のパルスを出力する。このと
きの出力−パルス幅はほぼ入力パルス幅から遅延パルス
の遅延時間を引き算した値となる。即ちマルチプレクサ
６で遅延パルス２２が選択されると、入力パルス２１と
の論理積により出力端子８には出力パルス２６が出力す
る。以下同様に、遅延パルス２３が選択されると出力パ
ルス２７が出力し、遅延パルス２４が選択されると出力
パルス２８が出力し、遅延パルス２５が選択されると出
力パルス２９が出力する。
次に、第１図において論理回路７が論理和（ＯＲ）回路
の場合の動作について説明する。
の場合の動作について説明する。
第４図は入力が負のパルスの場合のタイムチャートを示
す。この場合には、パルス入力端子１に負のパルス３１
が入力すると遅延回路２．３．４および５の出力には、
それぞれ遅延パルス３２゜３３．３４および３５が出力
する。マルチプレクサ６では１つの遅延パルスが選択さ
れ、入カバルス３１とこの遅延パルスとは論理回路７の
論理和により、入力パルス幅より狭いパルスを出力する
。
す。この場合には、パルス入力端子１に負のパルス３１
が入力すると遅延回路２．３．４および５の出力には、
それぞれ遅延パルス３２゜３３．３４および３５が出力
する。マルチプレクサ６では１つの遅延パルスが選択さ
れ、入カバルス３１とこの遅延パルスとは論理回路７の
論理和により、入力パルス幅より狭いパルスを出力する
。
このときの出力パルス幅はほぼパルス幅から遅延パルス
の遅延時間を引き算した値となる。即ちマルチプレクサ
６で遅延パルス３２が選択されると、入力パルスとの論
理和により出力端子８には出力パルス３６が出力する。
の遅延時間を引き算した値となる。即ちマルチプレクサ
６で遅延パルス３２が選択されると、入力パルスとの論
理和により出力端子８には出力パルス３６が出力する。
以下同様に遅延パルス３３が選択されると出力パルス３
７が出力し、遅延パルス３４が選択されると出力パルス
３８が出力し、遅延パルス３５が選択されると出力パル
ス３９が出力する。
７が出力し、遅延パルス３４が選択されると出力パルス
３８が出力し、遅延パルス３５が選択されると出力パル
ス３９が出力する。
第５図は入力が正のパルスの場合のタイムチャートを示
す。この場合には、パルス入力端子１に正のパルス４１
が入力すると、遅延回路２，３゜４および５の出力には
それぞれ遅延パルス４２゜４３．４４および４５が出力
する。マルチプレクサ６では１つの遅延パルスが選択さ
れ、入力パルス４１とこの遅延パルスとは、論理回路７
の論理和により入力パルス幅より広い正のパルスを出方
する。このときの出力パルス幅はほぼ入力パルス幅に遅
延パルスの遅延時間を加算した値になる。
す。この場合には、パルス入力端子１に正のパルス４１
が入力すると、遅延回路２，３゜４および５の出力には
それぞれ遅延パルス４２゜４３．４４および４５が出力
する。マルチプレクサ６では１つの遅延パルスが選択さ
れ、入力パルス４１とこの遅延パルスとは、論理回路７
の論理和により入力パルス幅より広い正のパルスを出方
する。このときの出力パルス幅はほぼ入力パルス幅に遅
延パルスの遅延時間を加算した値になる。
即ちマルチプレクサ６で遅延パルス４２が選択されると
、入力パルス４１との論理和により出力端子８には出力
パルス４６が出力する。以下同様に遅延パルス４３が選
択されると出力パルス４７が出力し、遅延パルス４４が
選択されると出力パルス４８が出力し、遅延パルス４５
が選択されると出力パルス４つが出力する。
、入力パルス４１との論理和により出力端子８には出力
パルス４６が出力する。以下同様に遅延パルス４３が選
択されると出力パルス４７が出力し、遅延パルス４４が
選択されると出力パルス４８が出力し、遅延パルス４５
が選択されると出力パルス４つが出力する。
次に、第１図において論理回路７が排他的論理和（Ｅｘ
ｃｌｕｓｉｖｅ ＯＲ）回路の場合の動作について説
明する。
ｃｌｕｓｉｖｅ ＯＲ）回路の場合の動作について説
明する。
第６図は入力が負とパルスの場合のタイムチャートを示
す。この場合には、パルス入力端子１に負のパルス５１
が入力すると遅延回路２，３．４および５の出力には、
それぞれ遅延パルス５２゜５３．５４および５５が出力
する。マルチプレクサ６では１つの遅延パルスが選択さ
れ、入力パルス５１とこの遅延パルスとは、論理回路７
の排他的論理和により、入力パルスと遅延パルスとの信
号レベルが異なったとき、正の出力パルスが出力する。
す。この場合には、パルス入力端子１に負のパルス５１
が入力すると遅延回路２，３．４および５の出力には、
それぞれ遅延パルス５２゜５３．５４および５５が出力
する。マルチプレクサ６では１つの遅延パルスが選択さ
れ、入力パルス５１とこの遅延パルスとは、論理回路７
の排他的論理和により、入力パルスと遅延パルスとの信
号レベルが異なったとき、正の出力パルスが出力する。
このときの出力パルス幅はほぼ遅延パルスの遅延時間と
なる。即ちマルチプレクサ６で遅延パルス５２が選択さ
れると入力パルスとの排他的論理和により出力端子８に
は出力パルス５６が出力する。以下同様に遅延パルス５
３が選択されると出力パルス５７が出力し、遅延パルス
５４が選択されると出力パルス５８が出力し、遅延パル
ス５４が選択されると出力パルス５つが出力する。
なる。即ちマルチプレクサ６で遅延パルス５２が選択さ
れると入力パルスとの排他的論理和により出力端子８に
は出力パルス５６が出力する。以下同様に遅延パルス５
３が選択されると出力パルス５７が出力し、遅延パルス
５４が選択されると出力パルス５８が出力し、遅延パル
ス５４が選択されると出力パルス５つが出力する。
第７図は入力が正のパルスの場合のタイムチャートを示
す。この場合には、パルス入力端子に正のパルス６１が
入力すると遅延回路２，３．４および５には、それぞれ
遅延パルス６２．６３．６４および６５が出力する。マ
ルチプレクサ６では１つの遅延パルスが選択され、入力
パルス６１とこの遅延パルスとは論理回路７の排他的論
理和により、入力パルスと遅延パルスとの信号レベルが
異なった時、正の出力パルスが出力する。このときの出
力パルス幅は、はぼ遅延パルスの遅延時間となる。即ち
マルチプレクサ６で遅延パルス６２が選択されると入力
パルスとの排他的論理和により出力端子８には出力パル
ス６６が出力する。以下同様に遅延パルス６３が選択さ
れると出力パルス６７が出力し、遅延パルス６４が選択
されると出力パルス６８が出力し、遅延パルス６５が選
択されると出力パルス６９が出力する。
す。この場合には、パルス入力端子に正のパルス６１が
入力すると遅延回路２，３．４および５には、それぞれ
遅延パルス６２．６３．６４および６５が出力する。マ
ルチプレクサ６では１つの遅延パルスが選択され、入力
パルス６１とこの遅延パルスとは論理回路７の排他的論
理和により、入力パルスと遅延パルスとの信号レベルが
異なった時、正の出力パルスが出力する。このときの出
力パルス幅は、はぼ遅延パルスの遅延時間となる。即ち
マルチプレクサ６で遅延パルス６２が選択されると入力
パルスとの排他的論理和により出力端子８には出力パル
ス６６が出力する。以下同様に遅延パルス６３が選択さ
れると出力パルス６７が出力し、遅延パルス６４が選択
されると出力パルス６８が出力し、遅延パルス６５が選
択されると出力パルス６９が出力する。
第８図は本発明の別の実施例のブロック図である、図に
おいては、遅延回路８２．８３．８４および８５をパル
ス入力端子１とマルチプレクサ６のそれぞれのデータ入
力端子との間に並列に接続し、マルチプレクサ６の出力
端子Ｙおよびパルス入力端子１は論理回路７のそれぞれ
の入力端子ＡおよびＢに接続し、論理回路７の出力端子
Ｃは出力端子８に接続されている。セレクト端子７およ
び８はそれぞれマルチプレクサ６のセレクト端子ＳＯお
よびＳｌに接続し、遅延回路８２，８３゜８４および８
５の遅延パルスを選択する。本実施例では遅延回路を入
力端子とマルチプレクサとの間に並列に接続している他
は、第１図の場合と同じである。
おいては、遅延回路８２．８３．８４および８５をパル
ス入力端子１とマルチプレクサ６のそれぞれのデータ入
力端子との間に並列に接続し、マルチプレクサ６の出力
端子Ｙおよびパルス入力端子１は論理回路７のそれぞれ
の入力端子ＡおよびＢに接続し、論理回路７の出力端子
Ｃは出力端子８に接続されている。セレクト端子７およ
び８はそれぞれマルチプレクサ６のセレクト端子ＳＯお
よびＳｌに接続し、遅延回路８２，８３゜８４および８
５の遅延パルスを選択する。本実施例では遅延回路を入
力端子とマルチプレクサとの間に並列に接続している他
は、第１図の場合と同じである。
以上の二つの実施例では何れも４個の遅延回路を直列、
および並列に接続した場合について説明したが、２個以
上の遅延回路を用いることにより同様に構成できること
は明らかである。
および並列に接続した場合について説明したが、２個以
上の遅延回路を用いることにより同様に構成できること
は明らかである。
以上説明したように本発明は、入力信号を遅延させる複
数個の遅延回路を直列または並列等に接続して遅延時間
の異なる複数の遅延出力を作り、遅延出力を選択するマ
ルチプレクサ回路と、入力信号とマルチプレクサ回路の
出力との論理積、論理和又は排他論理和を得る論理回路
とを有することにより、任意の遅延時間または任意のパ
ルス幅のパルスを容易に得ることができると云う効果が
ある。
数個の遅延回路を直列または並列等に接続して遅延時間
の異なる複数の遅延出力を作り、遅延出力を選択するマ
ルチプレクサ回路と、入力信号とマルチプレクサ回路の
出力との論理積、論理和又は排他論理和を得る論理回路
とを有することにより、任意の遅延時間または任意のパ
ルス幅のパルスを容易に得ることができると云う効果が
ある。
第１図は本発明の一実施例のブロック図、第２図、第３
図、第４図、第５図、第６図および第７図は第１図のタ
イムチャート、第８図は本発明の別の実施例のブロック
図、第９図は従来のパルス回路のブロック図である。 １・・・入力端子、２〜５．８２〜８５．９２・・・遅
延回路、６・・・マルチプレクサ、７・・・論理回路、
８・・・出力端子、９．１０・・・セレクト端子、１１
，２１．３１，４１，５１，６１・・・入力パルス、１
６〜１９．２６〜２９．３６〜３９．４６．〜４９゜５
６〜５９．６６〜６９・・・出力パルス。 茅 １ 回 ＄２ １！１ ２／ −−−−−一“−Ｌ ２Ｓ−“−一一一“−Ｌ ＄ ３ 図 Ｊ５−−一−−−−−−−−−Ｉ ム 募 ４ 回 ４ｔ −−−−−−Ｌ ４５− −−− − Ｌ茅 ５ 回 ５５−一一一−−−−−−−−−Ｌ ｆ Ａ 図 ６１’″−一一一一″″″″−′″−一−ｔｓ−”−−
−−−− ＄７ＷＪ
図、第４図、第５図、第６図および第７図は第１図のタ
イムチャート、第８図は本発明の別の実施例のブロック
図、第９図は従来のパルス回路のブロック図である。 １・・・入力端子、２〜５．８２〜８５．９２・・・遅
延回路、６・・・マルチプレクサ、７・・・論理回路、
８・・・出力端子、９．１０・・・セレクト端子、１１
，２１．３１，４１，５１，６１・・・入力パルス、１
６〜１９．２６〜２９．３６〜３９．４６．〜４９゜５
６〜５９．６６〜６９・・・出力パルス。 茅 １ 回 ＄２ １！１ ２／ −−−−−一“−Ｌ ２Ｓ−“−一一一“−Ｌ ＄ ３ 図 Ｊ５−−一−−−−−−−−−Ｉ ム 募 ４ 回 ４ｔ −−−−−−Ｌ ４５− −−− − Ｌ茅 ５ 回 ５５−一一一−−−−−−−−−Ｌ ｆ Ａ 図 ６１’″−一一一一″″″″−′″−一−ｔｓ−”−−
−−−− ＄７ＷＪ
Claims (1)
- 入力信号からそれぞれ異なる遅延時間を持った複数の遅
延出力を送出する複数の遅延回路からなる遅延回路網と
、この遅延回路網の複数の遅延出力を入力としそのうち
の一つを選択出力するマルチプレクサ回路と、このマル
チプレクサ回路の出力と前記入力信号とを入力とし論理
演算の結果を出力する論理回路とを有することを特徴と
するパルス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62050602A JPS63215212A (ja) | 1987-03-04 | 1987-03-04 | パルス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62050602A JPS63215212A (ja) | 1987-03-04 | 1987-03-04 | パルス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63215212A true JPS63215212A (ja) | 1988-09-07 |
Family
ID=12863514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62050602A Pending JPS63215212A (ja) | 1987-03-04 | 1987-03-04 | パルス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63215212A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04365219A (ja) * | 1991-06-13 | 1992-12-17 | Nec Ic Microcomput Syst Ltd | クロック・パルス整形回路 |
| EP0627815A1 (en) * | 1993-06-02 | 1994-12-07 | Advanced Micro Devices, Inc. | Edge selective delay circuit |
| EP0676864A1 (en) * | 1994-04-05 | 1995-10-11 | Motorola, Inc. | Circuit and method for adjusting a pulse width of a signal |
| JP2013085256A (ja) * | 2003-04-24 | 2013-05-09 | Qualcomm Inc | 結合されたディジタル対アナログコンバータおよび信号フィルタ |
| JP2017532850A (ja) * | 2014-09-10 | 2017-11-02 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | プログラマブル遅延回路ブロック |
-
1987
- 1987-03-04 JP JP62050602A patent/JPS63215212A/ja active Pending
Cited By (7)
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|---|---|---|---|---|
| JPH04365219A (ja) * | 1991-06-13 | 1992-12-17 | Nec Ic Microcomput Syst Ltd | クロック・パルス整形回路 |
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