JPS63217452A - メモリアクセスタイミング設定方式 - Google Patents
メモリアクセスタイミング設定方式Info
- Publication number
- JPS63217452A JPS63217452A JP62051509A JP5150987A JPS63217452A JP S63217452 A JPS63217452 A JP S63217452A JP 62051509 A JP62051509 A JP 62051509A JP 5150987 A JP5150987 A JP 5150987A JP S63217452 A JPS63217452 A JP S63217452A
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- JP
- Japan
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- signal
- ram
- memory
- register
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はデータ処理装置などに備えられるランダムア
クセスメモリ （以下ＲＡＭと称す）のアクセスタイミ
ングを設定するためのメモリアクセスタイミング設定方
式に関するものである。
クセスメモリ （以下ＲＡＭと称す）のアクセスタイミ
ングを設定するためのメモリアクセスタイミング設定方
式に関するものである。
第６図は従来のメモリアクセスタイミング設定方式を採
用した論理回路のブロック図である。図において、１は
ＲＡＭ （ダイナミックＲＡＭを用いた場合を例にとる
）、２はアドレスマルチプレクサ、３はＲＡＭＩとアド
レスマルチプレクサ２とを接続するマルチプレクスド・
アドレス・バス、４はアドレスマルチプレクサ２に接続
されるアドレスバス、５はＲＡＭＩに接続されるデータ
バス、６はメモリ制御リングである。また、７はローア
ドレスセレクト信号（ＲＡＳ信号）生成用のフリップフ
ロップ（以下ＲＡＳ用フリフリップフロップす）、８は
カラムアドレスセレクト信号（ＣＡＳ信号）生成用のフ
リップフロップ（以下ＣＡＳ用フリフリップフロップす
）、９はカラムセレクト信号（ＣＯＬＳ信号）生成用の
フリップフロップ（以下Ｃ０ＬＳ用フリツプフロツプと
称す）、１０はＡＮＤゲート、１１，１２．１３はＯＲ
ゲート、１４． １５． １６はＮＯＲゲート、１７゜
１８．１９．２０はメモリ制御リング６のどの出力を使
用するかを選択するためのジャンパ線である。なお、説
明を簡単にするためＲＡＭＩのリフレッシュ用の論理回
路は省略する。
用した論理回路のブロック図である。図において、１は
ＲＡＭ （ダイナミックＲＡＭを用いた場合を例にとる
）、２はアドレスマルチプレクサ、３はＲＡＭＩとアド
レスマルチプレクサ２とを接続するマルチプレクスド・
アドレス・バス、４はアドレスマルチプレクサ２に接続
されるアドレスバス、５はＲＡＭＩに接続されるデータ
バス、６はメモリ制御リングである。また、７はローア
ドレスセレクト信号（ＲＡＳ信号）生成用のフリップフ
ロップ（以下ＲＡＳ用フリフリップフロップす）、８は
カラムアドレスセレクト信号（ＣＡＳ信号）生成用のフ
リップフロップ（以下ＣＡＳ用フリフリップフロップす
）、９はカラムセレクト信号（ＣＯＬＳ信号）生成用の
フリップフロップ（以下Ｃ０ＬＳ用フリツプフロツプと
称す）、１０はＡＮＤゲート、１１，１２．１３はＯＲ
ゲート、１４． １５． １６はＮＯＲゲート、１７゜
１８．１９．２０はメモリ制御リング６のどの出力を使
用するかを選択するためのジャンパ線である。なお、説
明を簡単にするためＲＡＭＩのリフレッシュ用の論理回
路は省略する。
次に動作について説明す。説明の中で「１」は有意もし
くはハイレベルを、「０」は非有意もしくはローレベル
を意味する。メモリ制御リング６はラインＬ１のメモリ
アクセスモード信号が「１」になるとイネーブルされて
動作可能状態となり、ラインＬ２の基本クロックに同期
して出力ＴＯ９Ｔｌ、 ・・・、Ｔｋ、 ・・・、
Ｔ１．・・・。
くはハイレベルを、「０」は非有意もしくはローレベル
を意味する。メモリ制御リング６はラインＬ１のメモリ
アクセスモード信号が「１」になるとイネーブルされて
動作可能状態となり、ラインＬ２の基本クロックに同期
して出力ＴＯ９Ｔｌ、 ・・・、Ｔｋ、 ・・・、
Ｔ１．・・・。
Ｔｍ、 ・・・、Ｔｎ、 ・−＋、 Ｔｅ−Ｌ Ｔａが
それぞれ順に「１」になるという形で状態が遷移する。
それぞれ順に「１」になるという形で状態が遷移する。
また、メモリアクセスモード信号が「０」になると、メ
モリ制御リング６の出力ＴＯｘｒ。
モリ制御リング６の出力ＴＯｘｒ。
は全て「０」になる。各フリップフロップ７．８゜９は
ラッチした信号を各出力端子１から出力し、そのラッチ
した信号の反転信号を各出力端子０から出力する。ＲＡ
ＭＩの端子ＲＡＳ、ＣＡＳ。
ラッチした信号を各出力端子１から出力し、そのラッチ
した信号の反転信号を各出力端子０から出力する。ＲＡ
ＭＩの端子ＲＡＳ、ＣＡＳ。
ＷＥにそれぞれ与えられるＲＡＳ信号、ＣＡＳ信号、Ｗ
Ｅ倍信号「１」で有意とする。また、この従来例の場合
、ジャンパ線１７．１８，１９゜２０の設定は人手によ
り行い、メモリ制御リング６の出力Ｔｋ、Ｔｌ、Ｔｍ、
Ｔｎがそれぞれ選択されたものとする。
Ｅ倍信号「１」で有意とする。また、この従来例の場合
、ジャンパ線１７．１８，１９゜２０の設定は人手によ
り行い、メモリ制御リング６の出力Ｔｋ、Ｔｌ、Ｔｍ、
Ｔｎがそれぞれ選択されたものとする。
ここで第４図に示すタイミングチャートを参照してＲＡ
ＭＬへの書込み動作を例にとって説明する。メモリアク
セスが開始されると、ラインＬ１のメモリアクセスモー
ド信号及びラインＬ３のライトモード信号が「１」にな
る。この時、アドレスが゛アドレスバス４に与えられ、
アドレスマルチプレクサ２によりローアドレスが選択さ
れてマルチプレクスド・アドレス・バス３上に出力され
る。
ＭＬへの書込み動作を例にとって説明する。メモリアク
セスが開始されると、ラインＬ１のメモリアクセスモー
ド信号及びラインＬ３のライトモード信号が「１」にな
る。この時、アドレスが゛アドレスバス４に与えられ、
アドレスマルチプレクサ２によりローアドレスが選択さ
れてマルチプレクスド・アドレス・バス３上に出力され
る。
また、この時、書込みデータがデータバス５上に与えら
れる。
れる。
このようなローアドレス及び書込みデータが与えられ、
メモリ制御リング６は前述したようにラインＬ１のメモ
リアクセスモード信号が「１」になっているので動作を
開始し、出力ＴＯ，ＴＩ。
メモリ制御リング６は前述したようにラインＬ１のメモ
リアクセスモード信号が「１」になっているので動作を
開始し、出力ＴＯ，ＴＩ。
・・・、Ｔｋが順次「１」になるという形で状態が遷移
する。そして出力Ｔｋが「１」になると、ぴくパ線１７
及びＯＲゲート１１を経由してＲＡＳ用フリップフロッ
プ７の端子りにｒｌＪの出力Ｔｋが与えられ、メモリ制
御リング６の出力Ｔｋ＋１が「１」になる時、ＲＡＳ用
フリップフロップ７の出力端チェから出力されるＲＡＳ
信号がｒｌＪになる。また、この時、ＲＡＳ用フリップ
フロップ７の出力端子Ｏから出力される反転出力はｒＯ
Ｊとなり、これによりＮＯＲゲート１４の出力がｒｌＪ
、ＯＲゲート１１の出力が「１」となって、メモリ制御
リング６の状態が進んでもＲＡＳ用フリップフロップ７
の出力、すなわちＲＡＳ信号は「１」にホールドされる
。また、メモリ制御リング６の「１」の出力がＴ１から
ＴＩ！＋１に遷移した時、前記と同様な動作によりＣ０
ＬＳ用フリツプフロツプ９の出力であるＣ０ＬＳ信号が
「１」になりホールドされる。このＣ０ＬＳ信号により
、アドレスマチプレクサ２はマルチプレクスド・アドレ
ス・バス３にカラムアドレスを出力し、また、ＡＮＤゲ
ート１０の出力、すなわちＲＡＭ１の端子ＷＥに与えら
れるＷＥ倍信号「１」となり、ＲＡＭ１はライトモード
となる。
する。そして出力Ｔｋが「１」になると、ぴくパ線１７
及びＯＲゲート１１を経由してＲＡＳ用フリップフロッ
プ７の端子りにｒｌＪの出力Ｔｋが与えられ、メモリ制
御リング６の出力Ｔｋ＋１が「１」になる時、ＲＡＳ用
フリップフロップ７の出力端チェから出力されるＲＡＳ
信号がｒｌＪになる。また、この時、ＲＡＳ用フリップ
フロップ７の出力端子Ｏから出力される反転出力はｒＯ
Ｊとなり、これによりＮＯＲゲート１４の出力がｒｌＪ
、ＯＲゲート１１の出力が「１」となって、メモリ制御
リング６の状態が進んでもＲＡＳ用フリップフロップ７
の出力、すなわちＲＡＳ信号は「１」にホールドされる
。また、メモリ制御リング６の「１」の出力がＴ１から
ＴＩ！＋１に遷移した時、前記と同様な動作によりＣ０
ＬＳ用フリツプフロツプ９の出力であるＣ０ＬＳ信号が
「１」になりホールドされる。このＣ０ＬＳ信号により
、アドレスマチプレクサ２はマルチプレクスド・アドレ
ス・バス３にカラムアドレスを出力し、また、ＡＮＤゲ
ート１０の出力、すなわちＲＡＭ１の端子ＷＥに与えら
れるＷＥ倍信号「１」となり、ＲＡＭ１はライトモード
となる。
また、メモリ制御リング６の「１」の出力がＴｍからＴ
ｍ＋１に遷移した時、前記と同様な動作によりＣＡＳ用
フリフリップフロップ８力、すなわちＣＡＳ信号は「１
」になりホールドされる。以上のようにＲＡＳ信号、Ｃ
ＡＳ信号、ＷＥ倍信号Ｃ０ＬＳ信号が全て「１」となっ
て、ＲＡＭＩへの書込み条件が全て揃い、データの書込
み動作が行われ、メモリ制御リング６の状態が進み、出
力Ｔｎ−１が「１」になった時点で書込み動作が完了す
る。メモリ制御リング６の出力Ｔｎ、すなわちラインＬ
４のメモリアクセス完了信号が「１」になり、次に出力
Ｔｎ＋１が「１」になろうとするところでラインＬｌの
メモリアクセスモード信号及びラインＬ３のライトモー
ド信号が「０」になり、また、ＮＯＲゲート１４．１５
．１６及びＯＲゲート１１．１２．１３の出力が「０」
になるので、ＲＡＳ信号、ＣＡＳ信号、Ｃ０ＬＳ信号が
「０」になり、ＲＡＭＩへの書込み動作が終了する。な
お、第４図に示すＴＷは、ＲＡＭＩへの制御信号（メモ
リアクセスモード信号、ライトモ−ド信号、ＲＡＳ信号
、Ｃ０ＬＳ信号、ＣＡＳ信号ＷＥ信号）によるライトモ
ード条件成立期間である。
ｍ＋１に遷移した時、前記と同様な動作によりＣＡＳ用
フリフリップフロップ８力、すなわちＣＡＳ信号は「１
」になりホールドされる。以上のようにＲＡＳ信号、Ｃ
ＡＳ信号、ＷＥ倍信号Ｃ０ＬＳ信号が全て「１」となっ
て、ＲＡＭＩへの書込み条件が全て揃い、データの書込
み動作が行われ、メモリ制御リング６の状態が進み、出
力Ｔｎ−１が「１」になった時点で書込み動作が完了す
る。メモリ制御リング６の出力Ｔｎ、すなわちラインＬ
４のメモリアクセス完了信号が「１」になり、次に出力
Ｔｎ＋１が「１」になろうとするところでラインＬｌの
メモリアクセスモード信号及びラインＬ３のライトモー
ド信号が「０」になり、また、ＮＯＲゲート１４．１５
．１６及びＯＲゲート１１．１２．１３の出力が「０」
になるので、ＲＡＳ信号、ＣＡＳ信号、Ｃ０ＬＳ信号が
「０」になり、ＲＡＭＩへの書込み動作が終了する。な
お、第４図に示すＴＷは、ＲＡＭＩへの制御信号（メモ
リアクセスモード信号、ライトモ−ド信号、ＲＡＳ信号
、Ｃ０ＬＳ信号、ＣＡＳ信号ＷＥ信号）によるライトモ
ード条件成立期間である。
一方、ＲＡＭＩに対する読出し動作時には、第５図に示
すようにライトモード信号及びＷＥ倍信号「０」になり
、メモリ制御リング６の出力Ｔｎ−１が「１」を出力し
た終了時点、すなわち出力Ｔｎが「１」になる時点でＲ
ＡＭＩから読み出される出力データが確定しているとし
、出力Ｔｎでデータバス５上のデータを取込む。そして
、前述の書込み動作時と同様にメモリ制御リング６の出
力Ｔｎ＋１が「１」になろうとするところで全ての制御
信号が非存意となり、ＲＡＭＩに対するリード動作は完
了する。なお、第５図に示すＴＲは、ＲＡＭＩへの制御
信号によるリードモード条件成立期間である。
すようにライトモード信号及びＷＥ倍信号「０」になり
、メモリ制御リング６の出力Ｔｎ−１が「１」を出力し
た終了時点、すなわち出力Ｔｎが「１」になる時点でＲ
ＡＭＩから読み出される出力データが確定しているとし
、出力Ｔｎでデータバス５上のデータを取込む。そして
、前述の書込み動作時と同様にメモリ制御リング６の出
力Ｔｎ＋１が「１」になろうとするところで全ての制御
信号が非存意となり、ＲＡＭＩに対するリード動作は完
了する。なお、第５図に示すＴＲは、ＲＡＭＩへの制御
信号によるリードモード条件成立期間である。
従来のメモリアクセスタイミング設定方式においては、
ＲＡＭへのアクセスタイミングを決定する部分がジャン
パ線による設定であったため、そのジャンパ線の設定に
人手の介入が必要であった。
ＲＡＭへのアクセスタイミングを決定する部分がジャン
パ線による設定であったため、そのジャンパ線の設定に
人手の介入が必要であった。
また、一般にＲＡＭには種々のアクセスタイムのものが
あり、使用するＲＡＭの種類を変えたときにはアクセス
タイミングを変更するためにジャンパ線の設定をやり直
さねばならず、このため設定を誤ってＲＡＭのアクセス
が正しく行われなかったり、あるいは高速な動作を行う
ことができるＲＡＭを使用しているにもかかわらず、低
速用のアクセスタイミング設定であるためにＲＡＭ本来
の性能を落としてしまうなどの問題点があった。
あり、使用するＲＡＭの種類を変えたときにはアクセス
タイミングを変更するためにジャンパ線の設定をやり直
さねばならず、このため設定を誤ってＲＡＭのアクセス
が正しく行われなかったり、あるいは高速な動作を行う
ことができるＲＡＭを使用しているにもかかわらず、低
速用のアクセスタイミング設定であるためにＲＡＭ本来
の性能を落としてしまうなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ＲＡＭのアクセスタイミングの設定を人手の
介入なしに自動的に行い、ＲＡＭの性能を十分に引き出
すことができ、信鯨性を向上させることができるメモリ
アクセスタイミング設定方式を提供することを目的とす
る。
たもので、ＲＡＭのアクセスタイミングの設定を人手の
介入なしに自動的に行い、ＲＡＭの性能を十分に引き出
すことができ、信鯨性を向上させることができるメモリ
アクセスタイミング設定方式を提供することを目的とす
る。
この発明に係るメモリアクセスタイミング設定方式は、
メモリ （ＲＡＭＩ）のアクセスを行う論理回路におい
て、プログラムによって任意に値を設定できるレジスタ
２１．２２，２３，２４を設け、このレジスタ２１，２
２．２３．２４への設定値をプログラムによって順々に
変えてゆき、メモリ （ＲＡＭＩ）へのテストデータの
書込み、読出し、書込みデータと読出しデータとの比較
を繰り返し、比較の結果が一致した時の設定値をレジス
タ２１，２２，２３．２４に設定しておき、この設定値
に基づいてメモリ （ＲＡＭＩ）のアクセスを行うこと
を特徴とするものである。
メモリ （ＲＡＭＩ）のアクセスを行う論理回路におい
て、プログラムによって任意に値を設定できるレジスタ
２１．２２，２３，２４を設け、このレジスタ２１，２
２．２３．２４への設定値をプログラムによって順々に
変えてゆき、メモリ （ＲＡＭＩ）へのテストデータの
書込み、読出し、書込みデータと読出しデータとの比較
を繰り返し、比較の結果が一致した時の設定値をレジス
タ２１，２２，２３．２４に設定しておき、この設定値
に基づいてメモリ （ＲＡＭＩ）のアクセスを行うこと
を特徴とするものである。
この発明に係るレジスタ２１．２２，２３゜２４にはプ
ログラムによって任意の値が設定され、メモリ （ＲＡ
ＭＩ）は設定された各設定値に基づいてアクセスされ、
テストデータの書込み、読出しを行う。このテストデー
タの書込みデータと読出しデータとは各設定値に基づい
たアクセス動作毎に比較され、メモリ （ＲＡＭＩ）の
書込みデータと読出しデータとが一致した時、その値は
最終の設定値としてレジスタ２１，２２，２３．２４に
設定され、その後はその最終の設定値に基づいてアクセ
スタイミングが決められ、メモリ （ＲＡＭｌ）はその
アクセスタイミングでアクセスされ、所定のデータの書
込み、読出し動作を行う。
ログラムによって任意の値が設定され、メモリ （ＲＡ
ＭＩ）は設定された各設定値に基づいてアクセスされ、
テストデータの書込み、読出しを行う。このテストデー
タの書込みデータと読出しデータとは各設定値に基づい
たアクセス動作毎に比較され、メモリ （ＲＡＭＩ）の
書込みデータと読出しデータとが一致した時、その値は
最終の設定値としてレジスタ２１，２２，２３．２４に
設定され、その後はその最終の設定値に基づいてアクセ
スタイミングが決められ、メモリ （ＲＡＭｌ）はその
アクセスタイミングでアクセスされ、所定のデータの書
込み、読出し動作を行う。
以下この発明の一実施例を図に基づいて説明する。第１
図はこの発明の一実施例に係るメモリアクセスタイミン
グ設定方式を採用した論理回路のブロック図である。第
１図において、第６図に示す構成要素に対応するものに
は同一の参照符を付し、その説明を省略する。第１図に
おいて、２１はＲＡＳ信号生成タイミングを決めるため
のレジスタ（以下ＲＡＳ用レジスタと称す）、２２はＣ
０ＬＳ信号生成タイミングを決めるためのレジスタ（以
下Ｃ０ＬＳ用レジスタ）、２３はＣＡＳ信号生成タイミ
ングを決めるためのレジスタ（以下ＣＡＳ用レジスタと
称す）、２４はメモリアク２６．２７．２８はメモリ制
御リング６のａ＋１個ある出力Ｔ ０−Ｔｅの内の１個
を選択して出力するセレクタである。
図はこの発明の一実施例に係るメモリアクセスタイミン
グ設定方式を採用した論理回路のブロック図である。第
１図において、第６図に示す構成要素に対応するものに
は同一の参照符を付し、その説明を省略する。第１図に
おいて、２１はＲＡＳ信号生成タイミングを決めるため
のレジスタ（以下ＲＡＳ用レジスタと称す）、２２はＣ
０ＬＳ信号生成タイミングを決めるためのレジスタ（以
下Ｃ０ＬＳ用レジスタ）、２３はＣＡＳ信号生成タイミ
ングを決めるためのレジスタ（以下ＣＡＳ用レジスタと
称す）、２４はメモリアク２６．２７．２８はメモリ制
御リング６のａ＋１個ある出力Ｔ ０−Ｔｅの内の１個
を選択して出力するセレクタである。
次に動作について説明する。入手できたＲＡＭが例えば
５種類あり、そのＲＡＭをアクセスタイムが速い順にＲ
Ａ！’／Ｉ＋ 、ＲＡＭｚ 、ＲＡＭ：ｌ、ＲＡ Ｍ
ａ 、ＲＡ Ｍ ｓとする。その各ＲＡＭに対しては第
２図のタイミング図に示すようにＲＡＳ信号、Ｃ０ＬＳ
信号、ＣＡＳ信号、メモリアクセス完了信号を出力すれ
ば各ＲＡＭのアクセスは正しく行える。以下の説明はＲ
ＡＭ２が実装された場合の動作を考える。
５種類あり、そのＲＡＭをアクセスタイムが速い順にＲ
Ａ！’／Ｉ＋ 、ＲＡＭｚ 、ＲＡＭ：ｌ、ＲＡ Ｍ
ａ 、ＲＡ Ｍ ｓとする。その各ＲＡＭに対しては第
２図のタイミング図に示すようにＲＡＳ信号、Ｃ０ＬＳ
信号、ＣＡＳ信号、メモリアクセス完了信号を出力すれ
ば各ＲＡＭのアクセスは正しく行える。以下の説明はＲ
ＡＭ２が実装された場合の動作を考える。
プログラムは、ＲＡＳ用レジスタ２工、Ｃ０ＬＳ用レジ
スタ２２、ＣＡＳ用レジスタ２３、ｃｐＬＴ用レジスタ
２４への設定値、すなわち第２図に対応する設定値ｋｌ
〜に５．Ｊｌ−１５，ｍｌ−ｍ５．ｎｌ−ｎ５をテー
ブルとして持っている。
スタ２２、ＣＡＳ用レジスタ２３、ｃｐＬＴ用レジスタ
２４への設定値、すなわち第２図に対応する設定値ｋｌ
〜に５．Ｊｌ−１５，ｍｌ−ｍ５．ｎｌ−ｎ５をテー
ブルとして持っている。
このプログラムは第３図に示すフローチャートを実行す
る。すなわち、プログラムが実行され（ステップＳ１）
、ポインタはＲＡＭＩを指示しくステップＳ２）、この
ポインタの示す内容（この場合第２図に示すＲＡＭ、に
対応する設定値ｋｌ）をＲＡＳ用レジスタ２１にロード
する（ステップＳ３）。次にそのポインタの内容をイン
クリメントしくステップＳ４）、ポインタの示す内容（
この場合ＲＡ Ｍ Ｉに対応する設定値１１）をＣ０Ｌ
Ｓ用レジスタ２２にロードする（ステップＳ５）次にそ
のポインタの内容をインクリメントしくステップＳ６）
、ポインタの示す内容（この場合ＲＡＭ、に対応する設
定値ｍｌ）をＣＡＳ用レジスタ２３にロードする（ステ
ップＳ７）、次にそのポインタの内容をインクリメント
しくステップＳ８）、ポインタの示す内容（この場合Ｒ
Ａ Ｍ ＋に対応する設定値ｎｌ）をＣＰＬＴ用レジス
タ２４にロードする（ステップ３９）。次にそのポイン
タの内容をインクリメントしておき（ステップ５ｌＯ）
、テストデータをＲＡＭｚ （この場合ＲＡ Ｍ ｚ
が実装されているので）に書込みを行う（ステップ５１
１）。この書込みは第４図に示すタイミングで行われる
。また、ＲＡＭ、からは第５図に示すタイミングでデー
タが続出され（ステップ５１２）、読出しデータと書込
みデータとが比較される（ステップ５１３）。この場合
、設定値はＲＡＭ、に対応する設定値ｋ１． １１．ｍ
ｌ。
る。すなわち、プログラムが実行され（ステップＳ１）
、ポインタはＲＡＭＩを指示しくステップＳ２）、この
ポインタの示す内容（この場合第２図に示すＲＡＭ、に
対応する設定値ｋｌ）をＲＡＳ用レジスタ２１にロード
する（ステップＳ３）。次にそのポインタの内容をイン
クリメントしくステップＳ４）、ポインタの示す内容（
この場合ＲＡ Ｍ Ｉに対応する設定値１１）をＣ０Ｌ
Ｓ用レジスタ２２にロードする（ステップＳ５）次にそ
のポインタの内容をインクリメントしくステップＳ６）
、ポインタの示す内容（この場合ＲＡＭ、に対応する設
定値ｍｌ）をＣＡＳ用レジスタ２３にロードする（ステ
ップＳ７）、次にそのポインタの内容をインクリメント
しくステップＳ８）、ポインタの示す内容（この場合Ｒ
Ａ Ｍ ＋に対応する設定値ｎｌ）をＣＰＬＴ用レジス
タ２４にロードする（ステップ３９）。次にそのポイン
タの内容をインクリメントしておき（ステップ５ｌＯ）
、テストデータをＲＡＭｚ （この場合ＲＡ Ｍ ｚ
が実装されているので）に書込みを行う（ステップ５１
１）。この書込みは第４図に示すタイミングで行われる
。また、ＲＡＭ、からは第５図に示すタイミングでデー
タが続出され（ステップ５１２）、読出しデータと書込
みデータとが比較される（ステップ５１３）。この場合
、設定値はＲＡＭ、に対応する設定値ｋ１． １１．ｍ
ｌ。
ｎｌであり、ＲＡ Ｍ ｚに対しては制御信号（ＲＡＳ
信号、Ｃ０ＬＳ信号、ＣＡＳ信号、メモリアクセス完了
信号）のタイミングが適合しないため、ステップＳ１３
での読出しデータと書込みデータとはそのタイミングに
おいては等しくならない。
信号、Ｃ０ＬＳ信号、ＣＡＳ信号、メモリアクセス完了
信号）のタイミングが適合しないため、ステップＳ１３
での読出しデータと書込みデータとはそのタイミングに
おいては等しくならない。
従って、ステップＳ１４に移りポインタがエラーか否か
を判断し、エラーであるときはエラー゛報告しくステッ
プ５１５）、エラーでないときはステップＳ３に戻る。
を判断し、エラーであるときはエラー゛報告しくステッ
プ５１５）、エラーでないときはステップＳ３に戻る。
このステップＳ３に戻ったときのポインタの示す内容は
実装されているＲＡＭｆに対応する設定値に２になって
おり、この設定値に２がＲＡＳ用レジスタ２１にロード
される。その後は、前述と同様な処理を行い（ステップ
８４〜５ＩＯ）、設定値！！２がＣ０ＬＳ用レジスタ２
２に、設定値ｍ２がＣＡＳ用レジスタ２３に、設定値ｎ
２がＣＰＬＴ用レジスタ２４にそれぞれロードされ、テ
ストデータのＲＡ Ｍ ｚへの書込み（ステップＳ １
１） 、ＲＡＭ２からのデータ読出しくステップ５１２
）を行い、読出しデータと書込みデータとが比較される
（ステップ５１３）。この場合は、設定値に２，１２２
．ｍ２．ｎ２がＲＡＭＺに対応しているのでＲＡＭｚは
所定のタイミングでアクセスされ、従って、読出しデー
タと書込みデータとが等しくなり、ステップＳ１６に移
り設定値に２．！２２．ｍ２．ｎ２が各レジスタ２１．
２２゜２３．２４への最終の設定値として設定され、セ
レクタ２５，２６．２７．２８によってメモリ制御リン
グ６の出力Ｔｋ２＋１が「１」の時にＲＡＳ信号が、出
力ＴｆＺ＋１が「１」の時にＣ０ＬＳ信号が、出力Ｔｍ
２＋１が「１」の時にＣＡＳ信号が、出力Ｔｎ２が「１
」の時にメモリアクセス完了信号がそれぞれ「１」にな
り、また、出力Ｔｎ ２ ＋ １が「１」の時にＲＡＳ
信号、Ｃ０ＬＳ信号、ＣＡＳ信号、メモリアクセス完了
信号がそれぞれ「０」になるというＲＡ Ｍアクセスタ
イミングが設定され、所定のデータの書込み、読出し動
作が行われる。
実装されているＲＡＭｆに対応する設定値に２になって
おり、この設定値に２がＲＡＳ用レジスタ２１にロード
される。その後は、前述と同様な処理を行い（ステップ
８４〜５ＩＯ）、設定値！！２がＣ０ＬＳ用レジスタ２
２に、設定値ｍ２がＣＡＳ用レジスタ２３に、設定値ｎ
２がＣＰＬＴ用レジスタ２４にそれぞれロードされ、テ
ストデータのＲＡ Ｍ ｚへの書込み（ステップＳ １
１） 、ＲＡＭ２からのデータ読出しくステップ５１２
）を行い、読出しデータと書込みデータとが比較される
（ステップ５１３）。この場合は、設定値に２，１２２
．ｍ２．ｎ２がＲＡＭＺに対応しているのでＲＡＭｚは
所定のタイミングでアクセスされ、従って、読出しデー
タと書込みデータとが等しくなり、ステップＳ１６に移
り設定値に２．！２２．ｍ２．ｎ２が各レジスタ２１．
２２゜２３．２４への最終の設定値として設定され、セ
レクタ２５，２６．２７．２８によってメモリ制御リン
グ６の出力Ｔｋ２＋１が「１」の時にＲＡＳ信号が、出
力ＴｆＺ＋１が「１」の時にＣ０ＬＳ信号が、出力Ｔｍ
２＋１が「１」の時にＣＡＳ信号が、出力Ｔｎ２が「１
」の時にメモリアクセス完了信号がそれぞれ「１」にな
り、また、出力Ｔｎ ２ ＋ １が「１」の時にＲＡＳ
信号、Ｃ０ＬＳ信号、ＣＡＳ信号、メモリアクセス完了
信号がそれぞれ「０」になるというＲＡ Ｍアクセスタ
イミングが設定され、所定のデータの書込み、読出し動
作が行われる。
なお、このフローチャートの説明はＲＡＭ２が実装され
ている場合について述べたが、実装されているＲＡＭが
、ＲＡＭ＋ 、ＲＡＭ：ｌ 、ＲＡＭａＲＡＭ、のとき
はステップ３３〜Ｓ１３の処理は一回、３回、４回、５
回それぞれ行われ、アクセスタイミングが設定される。
ている場合について述べたが、実装されているＲＡＭが
、ＲＡＭ＋ 、ＲＡＭ：ｌ 、ＲＡＭａＲＡＭ、のとき
はステップ３３〜Ｓ１３の処理は一回、３回、４回、５
回それぞれ行われ、アクセスタイミングが設定される。
上記実施例によれば、プログラムによってアクセスタイ
ミングの変更が可能なことから、ＲＡＭのアクセスタイ
ミングのマージン試験を簡単に行うこともできる。また
、アクセスタイムの一番遅い種類のＲＡＭのタイミング
になってしまうが、アクセスタイムの異なるＲＡＭが混
在して論理回路に実装されたとしても御名ＲＡＭアクセ
スが正常に行うことができる。さらに、高速な計算機に
おいて、マイクロプログラムにより主記憶のカード単位
あるいはバンク単位に別々にＲＡＭアクセスタイミング
を設定するようにすれば、カード単位あるいはバンク単
位でＲＡＭの種類が異なっても、そのＲＡＭの性能に合
ったタイミングでアクセスが行われ、ＲＡＭの種類の混
在による性能低下は防ぐことができる。また、設定値の
決定を行うプログラムにおいて、よりきめ細かく設定値
を変えて最適値を選ぶことによりＲＡＭの製造元毎に異
なる微妙なタイミングの違いを吸収するように設定値を
決めるのではなく、実装されたＲＡＭに最も適した、あ
るいはＲＡＭの性能を十分に引き出せるアクセスタイミ
ングを設定することがでのる。また、プログラムにおい
て全ＲＡＭの全アドレスに対してアクセスタイミング設
定のチェックを行うようにすれば、例えば別の種類（ア
クセスタイム）のＲＡＭが混在していた場合に、どのＲ
ＡＭが異常であるかを指摘することもできる。
ミングの変更が可能なことから、ＲＡＭのアクセスタイ
ミングのマージン試験を簡単に行うこともできる。また
、アクセスタイムの一番遅い種類のＲＡＭのタイミング
になってしまうが、アクセスタイムの異なるＲＡＭが混
在して論理回路に実装されたとしても御名ＲＡＭアクセ
スが正常に行うことができる。さらに、高速な計算機に
おいて、マイクロプログラムにより主記憶のカード単位
あるいはバンク単位に別々にＲＡＭアクセスタイミング
を設定するようにすれば、カード単位あるいはバンク単
位でＲＡＭの種類が異なっても、そのＲＡＭの性能に合
ったタイミングでアクセスが行われ、ＲＡＭの種類の混
在による性能低下は防ぐことができる。また、設定値の
決定を行うプログラムにおいて、よりきめ細かく設定値
を変えて最適値を選ぶことによりＲＡＭの製造元毎に異
なる微妙なタイミングの違いを吸収するように設定値を
決めるのではなく、実装されたＲＡＭに最も適した、あ
るいはＲＡＭの性能を十分に引き出せるアクセスタイミ
ングを設定することがでのる。また、プログラムにおい
て全ＲＡＭの全アドレスに対してアクセスタイミング設
定のチェックを行うようにすれば、例えば別の種類（ア
クセスタイム）のＲＡＭが混在していた場合に、どのＲ
ＡＭが異常であるかを指摘することもできる。
なお、上記実施例においてはＲＡＭとしてダイナミック
ＲＡＭを用いた場合を示したが、スタティクＲＡＭを用
いた場合にはＲＡＳ信号及びＣＡＳ信号の代わりにチッ
プセレクト信号（Ｃ３信号）及びアウトプットイネーブ
ル信号（ＯＲ信号）を制御するようにすればよい。また
、上記実施例ではメモリ制御リングを用いてＲＡＭアク
セスタイミングを制御したが、データロードの可能なカ
ウンタと、カウンタに初期値としてロードする値を設定
するレジスタの組合わせをプログラム制御したい信号毎
に設けることによっても本発明の方式は実現できる。
ＲＡＭを用いた場合を示したが、スタティクＲＡＭを用
いた場合にはＲＡＳ信号及びＣＡＳ信号の代わりにチッ
プセレクト信号（Ｃ３信号）及びアウトプットイネーブ
ル信号（ＯＲ信号）を制御するようにすればよい。また
、上記実施例ではメモリ制御リングを用いてＲＡＭアク
セスタイミングを制御したが、データロードの可能なカ
ウンタと、カウンタに初期値としてロードする値を設定
するレジスタの組合わせをプログラム制御したい信号毎
に設けることによっても本発明の方式は実現できる。
以上のように本発明によれば、プログラムによって任意
に値を設定できるレジスタを設け、このレジスタへの設
定値をプログラムによって順々に変えてゆき、メモリへ
のテストデータの書込み、読出し、書込みデータと読出
しデータとの比較を繰り返し、比較の結果が一致した時
の設定値をレジスタに設定しておき、この設定値に基づ
いてメモリのアクセスを行うようにしたのでメモリのア
クセスタイミングの設定を人手の介入なしに自動的に行
うことができ、これによりアクセスタイミングの設定ミ
スによりメモリの性能の低下やアクセスが正常に行えな
いということがなくなり、従って、メモリの性能を十分
に引き出すことができ、信軌性を向上させるという効果
が得られ、また、従来のようにジャンパ線によるアクセ
スタイミング設定のための人手の介入が不必要となり、
これにより動作試験費あるいは人権費が削減でき、より
安価なデータ処理装置などを提供することができるとい
う効果が得られる。
に値を設定できるレジスタを設け、このレジスタへの設
定値をプログラムによって順々に変えてゆき、メモリへ
のテストデータの書込み、読出し、書込みデータと読出
しデータとの比較を繰り返し、比較の結果が一致した時
の設定値をレジスタに設定しておき、この設定値に基づ
いてメモリのアクセスを行うようにしたのでメモリのア
クセスタイミングの設定を人手の介入なしに自動的に行
うことができ、これによりアクセスタイミングの設定ミ
スによりメモリの性能の低下やアクセスが正常に行えな
いということがなくなり、従って、メモリの性能を十分
に引き出すことができ、信軌性を向上させるという効果
が得られ、また、従来のようにジャンパ線によるアクセ
スタイミング設定のための人手の介入が不必要となり、
これにより動作試験費あるいは人権費が削減でき、より
安価なデータ処理装置などを提供することができるとい
う効果が得られる。
第１図はこの発明の一実施例に係るメモリアクセスタイ
ミング設定方式を採用した論理回路のブロック図、第２
図はこの実施例におけるアクセスタイミングと設定値と
の関係を示すタイミング図、第３図はこの実施例の動作
を説明するためのフローチャート、第４図は従来例及び
この実施例のＲＡＭに対する書込み動作を説明するため
のタイミングチャート、第５図は従来例及びこの実施例
のＲＡＭに対する読出し動作を説明するためのタイミン
グチャート、第６図は従来のメモリアクセスタイミング
設定方式を採用した論理回路のブロック図である。 １・・・ＲＡＭ（メモリ）、２・・・アドレスマルチプ
レクサ、６・・・メモリ制御リング、７・・・ＲＡＳ用
フリフリップフロップ・・・ＣＡＳ用フリップフロップ
、９・・・Ｃ０ＬＳ用フリツプフロツプ、１０・・・Ａ
ＮＤゲート、１１゜１２．１３ ・ ・ ・ＯＲゲー
ト、１４． １５． １６・・・ＮＯＲゲート、２１・
・・ＲＡＳ用レジスタ、２２・・・Ｃ０ＬＳ用レジスタ
、２３・・・ＣＡＳ用レジスタ、２４・・・ＣＰＬＴ用
レジスタ、２５．２６，２７．２８・・・セレクタ。 代理人 大 岩 増 雄（ほか２名）第１− 第２図
ミング設定方式を採用した論理回路のブロック図、第２
図はこの実施例におけるアクセスタイミングと設定値と
の関係を示すタイミング図、第３図はこの実施例の動作
を説明するためのフローチャート、第４図は従来例及び
この実施例のＲＡＭに対する書込み動作を説明するため
のタイミングチャート、第５図は従来例及びこの実施例
のＲＡＭに対する読出し動作を説明するためのタイミン
グチャート、第６図は従来のメモリアクセスタイミング
設定方式を採用した論理回路のブロック図である。 １・・・ＲＡＭ（メモリ）、２・・・アドレスマルチプ
レクサ、６・・・メモリ制御リング、７・・・ＲＡＳ用
フリフリップフロップ・・・ＣＡＳ用フリップフロップ
、９・・・Ｃ０ＬＳ用フリツプフロツプ、１０・・・Ａ
ＮＤゲート、１１゜１２．１３ ・ ・ ・ＯＲゲー
ト、１４． １５． １６・・・ＮＯＲゲート、２１・
・・ＲＡＳ用レジスタ、２２・・・Ｃ０ＬＳ用レジスタ
、２３・・・ＣＡＳ用レジスタ、２４・・・ＣＰＬＴ用
レジスタ、２５．２６，２７．２８・・・セレクタ。 代理人 大 岩 増 雄（ほか２名）第１− 第２図
Claims (1)
- メモリのアクセスを行う論理回路において、プログラ
ムによって任意に値を設定できるレジスタを設け、この
レジスタへの設定値をプログラムによって順々に変えて
ゆき、メモリへのテストデータの書き込み、読出し、書
込みデータと読出しデータとの比較を繰り返して行い、
比較の結果が一致した時の設定値をレジスタに設定して
おき、この設定値に基づいてメモリのアクセスを行うこ
とを特徴とするメモリアクセスタイミング設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62051509A JPS63217452A (ja) | 1987-03-06 | 1987-03-06 | メモリアクセスタイミング設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62051509A JPS63217452A (ja) | 1987-03-06 | 1987-03-06 | メモリアクセスタイミング設定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63217452A true JPS63217452A (ja) | 1988-09-09 |
Family
ID=12888969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62051509A Pending JPS63217452A (ja) | 1987-03-06 | 1987-03-06 | メモリアクセスタイミング設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63217452A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992009083A1 (en) * | 1990-11-20 | 1992-05-29 | Oki Electric Industry Co., Ltd. | Synchronous semiconductor memory |
| US6144239A (en) * | 1997-06-24 | 2000-11-07 | Nec Corporation | Semiconductor integrated circuit with phase adjusting function and system using the same |
| US6470405B2 (en) | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
| US6591353B1 (en) | 1995-10-19 | 2003-07-08 | Rambus Inc. | Protocol for communication with dynamic memory |
| US6975558B2 (en) | 1990-04-18 | 2005-12-13 | Rambus Inc. | Integrated circuit device |
| US7209997B2 (en) | 1990-04-18 | 2007-04-24 | Rambus Inc. | Controller device and method for operating same |
| JP2007117610A (ja) * | 2005-10-31 | 2007-05-17 | Aruze Corp | 遊技機 |
| US7360050B2 (en) | 1997-10-10 | 2008-04-15 | Rambus Inc. | Integrated circuit memory device having delayed write capability |
| JP2014235100A (ja) * | 2013-06-03 | 2014-12-15 | スパンション エルエルシー | 半導体装置、試験回路及び試験方法 |
| US8923433B2 (en) | 1997-06-20 | 2014-12-30 | Massachusetts Institute Of Technology | Digital transmitter |
| EP1030313B1 (en) * | 1999-02-16 | 2015-04-01 | Fujitsu Semiconductor Limited | Semiconductor device having test mode entry circuit |
-
1987
- 1987-03-06 JP JP62051509A patent/JPS63217452A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6975558B2 (en) | 1990-04-18 | 2005-12-13 | Rambus Inc. | Integrated circuit device |
| US7209997B2 (en) | 1990-04-18 | 2007-04-24 | Rambus Inc. | Controller device and method for operating same |
| US7110322B2 (en) | 1990-04-18 | 2006-09-19 | Rambus Inc. | Memory module including an integrated circuit device |
| US5311483A (en) * | 1990-11-20 | 1994-05-10 | Oki Electric Industry Co., Ltd. | Synchronous type semiconductor memory |
| WO1992009083A1 (en) * | 1990-11-20 | 1992-05-29 | Oki Electric Industry Co., Ltd. | Synchronous semiconductor memory |
| US6591353B1 (en) | 1995-10-19 | 2003-07-08 | Rambus Inc. | Protocol for communication with dynamic memory |
| US6931467B2 (en) | 1995-10-19 | 2005-08-16 | Rambus Inc. | Memory integrated circuit device which samples data upon detection of a strobe signal |
| US6810449B1 (en) | 1995-10-19 | 2004-10-26 | Rambus, Inc. | Protocol for communication with dynamic memory |
| US6470405B2 (en) | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
| US8923433B2 (en) | 1997-06-20 | 2014-12-30 | Massachusetts Institute Of Technology | Digital transmitter |
| US8989303B2 (en) | 1997-06-20 | 2015-03-24 | Massachusetts Institute Of Technology | Digital transmitter |
| US9419824B2 (en) | 1997-06-20 | 2016-08-16 | Massachusetts Institute Of Technology | Digital transmitter |
| US9647857B2 (en) | 1997-06-20 | 2017-05-09 | Massachusetts Institute Of Technology | Digital transmitter |
| US6144239A (en) * | 1997-06-24 | 2000-11-07 | Nec Corporation | Semiconductor integrated circuit with phase adjusting function and system using the same |
| US7360050B2 (en) | 1997-10-10 | 2008-04-15 | Rambus Inc. | Integrated circuit memory device having delayed write capability |
| EP1030313B1 (en) * | 1999-02-16 | 2015-04-01 | Fujitsu Semiconductor Limited | Semiconductor device having test mode entry circuit |
| JP2007117610A (ja) * | 2005-10-31 | 2007-05-17 | Aruze Corp | 遊技機 |
| JP2014235100A (ja) * | 2013-06-03 | 2014-12-15 | スパンション エルエルシー | 半導体装置、試験回路及び試験方法 |
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