JPH0218647A - キャシュメモリテスト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は計算機システムに用いられるキャラシュメモリ
をテストする方式に関するものである。

従来の技術 計算機システムにおいて使用されるキャッシュメモリは
頻繁に使用されるデータを少量の高速なメモリに蓄えて
おき、システムの性能をあげようと言うものである。第
３図に示したアドレスデータを格納するキャッシュアド
レスレジスタ１０２と、前記モート信号を受け前記キャ
ッシュアドレスレジスタの第１部分１０４を入力として
アクセスさせるランダムアクセスメモリからなるキャッ
シュデータ部１０８およびキャッシュタグ部１１０と、
前記キャッシュアドレスレジスタの第２部分１０６と前
記キャッシュタグ部１１０からのデータを比較する比較
器１１２からなる従来のキャッシュメモリのテストでは
、外部のテスト用装置例えばテスタは第１段階としてキ
ャッシュデータ部およびキャッシュタグ部のすへてのワ
ードにデータを書き込み、次にキャッシュメモリのすべ
てのワードにあたるアドレスを連続して与え、キャッシ
ュデータ部およびキャッシュタグ部からワードのすべて
のビットを外部に読み出し、すべてのワードのメモリセ
ルのチエツクを行う。ここで、１１４は前記キャッシュ
アドレスレジスタの第２部分１０６と前記キャッシュタ
グ部１１０からのデータの比較結果を示す信号線、１１
６はキャッシュタグ部からのデータ線、１１８はキャッ
シュデータ部からのデータ線である。

発明が解決しようとする課題 従来の技術におけるキャッシュメモリのテストでは、外
部のテスト用装置例えばテスタはワードのすべてのビッ
トを外部に読み出しチエツクを行う。このため１ワード
あたりのチエツクを行うビットが多いためテスタは一度
に限られた数のキャッシュメモリのテストしか行えない
という問題を有する。

本発明はキャッシュメモリに少量のハードウェアを付加
することにより並列的に複数のキャッシュメモリをテス
トすることを目的としている。

課題を解決するための手段 本発明は、ライトモード、リードモードを示すモード信
号と、アドレスデータを格納するキャッシュアドレスレ
ジスタと、前記モード信号を受け前記キャッシュアドレ
スレジスタの第１部分を入力としてアクセスされるラン
ダムアクセスメモリからなるキャッシュデータ部および
キャッシュタグ部と、前記キャッシュアドレスレジスタ
の第２部分と前記キャッシュタグ部からのデータを比較
するキャッシュ比較器と、前記キャッシュデータ部から
のデータのすへてのビットに対してＡＮＤをとるＡＮＤ
回路と、前記キャッシュデータ部からのデータのすべて
のビットに対してＯＲをとるＯＲ回路を設け、第１段階
としてライトモードて前記キャッシュアドレスレジスタ
の第１部分にキャッシュメモリのすべてのワードにあた
るアドレスを連続して与え、前記キャッシュアドレスレ
ジスタの第２部分にはすべてのビットに対して常に１の
データを与え、前記キャッシュデータ部にはすべてのビ
ットに対して常に１のデータを与え、前記キャッシュデ
ータ部及びキャッシュタグ部のすへてのワードに常に１
のデータを書き込み、次にリードモードで前記キャッシ
ュアドレスレジスタの第１部分にキャッシュメモリのす
べてのワードにあたるアドレスを連続して与え、前記キ
ャッシュアドレスレジスタの第２部分には、すべてのビ
ットに対して常に１のデータを与え前記キャッシュデー
タおよび前記キャッシュタグ部からすべてのワードのデ
ータを読み出し、前記キャッシュ比較器では前記キャッ
シュタグ部からデータと前記キャッシュアドレスレジス
タの第２部分を比較し、前記ＡＮＤ回路では前記キャッ
シュデータ部からのデータをテストしこれをキャッシュ
メモリのすべてのワードについて行い、第２段階として
ライトモードで前記キャッシュアドレスレジスタの第１
部分にキャッシュメモリのすべてのワードにあたる連続
するアドレスを与え、前記キャッシュアドレスレジスタ
の第２部分には、すべてのビットに対して常にＯのデー
タを与え、前記キャッシュデータ部にはすべてのビット
に対して常にＯのデータを与え、前記キャッシュデータ
部および前記キャッシュタグ部のすべてのワードに常に
１のデータを書き込み、次にリードモードで前記キャッ
シュアドレスレジスタの第１部分にキャッシュメモリの
すべてのワードにあたるアドレスを連続して与え、前記
キャッシュアドレスレジスタの第２部分には、すべての
ビットに対して常にＯのデータを与え前記キャッシュデ
ータ部および前記キャッシュタグ部からのデータを読み
出し、前記キャッシュ比較器では前記キャッシュタグ部
からデータと前記キャッシュアドレスレジスタの第２部
分を比較し、前記ＯＲ回路では前記キャッシュデータ部
からのデータをテストしこれをキャッシュメモリのすべ
てのワードについて行うことを特長とするキャッシュメ
モリテスト方法である 作　　　用 キャッシュ比較器はキャッシュアドレスレジスタの第２
部分とキャッシュタグ部からのデータを比較し、ＡＮＤ
回路はキャッシュデータ部からのデータのすべてのビッ
トに対してＡＮＤをとり、ＯＲ回路はキャッシュデータ
部からのデータのすべてのビットに対してＯＲをとる。

テストの第１段階としてキャッシュ比較器はキャッシュ
タグ部のすべてのビットが１であるデータをチエツクし
ＡＮＤ回路はキャッシュデータ部のデータのすへてのビ
ットが１であるデータをチエツクし、テストの第２段階
としてキャッシュ比較器はキャッシュタグ部のすべての
ビットがＯであるデータをチエツクしＯＲ回路はキャッ
シュデータ部のデータのすべてのビットがＯであるデー
タをチエツクし、テスタとしては、キャッシュ比較器、
ＡＮＤ回路およびＯＲ回路の結果を参照するだけでキャ
ッシュメモリが正常であることの判断ができる。

よって、外部テスト装置としては複数のキャッシュメモ
リのテストが可能となる。

キャッシュ比較器はキャッシュアドレスレジスタの第２
部分とキャッシュタグ部からのデータを比較し、キャッ
シュデータ比較器は前記キャッシュデータ部からのデー
タと前記キャッシュデータレジスタのデータとを比較す
る。テストの第１段階としである任意のパターンをキャ
ッシュメモリに与え、第２段階として先に与えたある任
意のパターンの反転パターンをキャッシュメモリに与え
、キャッシュ比較器およびキャッシュデータ比較器の比
較結果を参照するだけでキャッシュメモリが正常である
ことの判断ができる。よって、外部テスト装置としては
複数のキャッシュメモリのテストが可能となる。

実施例 本発明の第１実施例におけるキャッシュメモリのチップ
に設けられたキャッシュメモリテスト方法を説明する図
を第１図に示す。本発明のキャッシュメモリテスト方法
の第１段階では、キャッシュメモリタグ部８およびキャ
ッシュメモリデータ部１０へすべて１のパターンを書き
込み、それが正常に読み出されるかどうかのテストを行
う。

まず、モード信号２をライトモードに設定する。

そして、キャッシュアドレスレジスタの第２部分６にす
べて１のデータを与え、またキャッシュメモリデータ部
１０にデータ線１８を通じすべて１のデータを与え、さ
らにキャッシュアドレスレジスタの第１部分４にＯを与
え、キャッシュメモリのＯワード目のキャッシュメモリ
タグ部８およびキャッシュメモリデータ部１０にすべて
１のデータのデータを書き込む。さらに、キャッシュア
ドレスレジスタの第１部分４を連続的に変えすべてのワ
ードのキャッシュメモリタグ部８およびキャッシュメモ
リデータ部１０にすべて１のデータを書き込む。次に、
テストモード信号２をリードモードに設定する。キャッ
シュアドレスレジスタの第２部分６にすべて１のデータ
を与え、さらにキャッシュアドレスレジスタの第１部分
４にＯを与え、キャッシュメモリのＯワード目のキャッ
シュメモリタグ部８およびキャッシュメモリデータ部１
０のデータをデータ線１８に読み出す。この時、キャッ
シュメモリタグ部８およびキャッシュメモリデータ部１
０のメモリセルが正常であれば、キャッシュ比較器１２
でキャッシュアドレスレジスタの第２部分６のデータと
キャッシュメモリタグ部８から読み出されたデータが比
較され、キャッシュメモリビット線２０に一致が検出さ
れる。また、ＡＮＤ回路１４ては、キャッシュメモリデ
ータ部１０から読み出されたデータがテストされ、その
出力２２は１となる。よって、キャッシュ比較器１２か
らのキャッシュメモリビット線２０およびＡＮＤ回路１
４からの出力を見るだけで、キャッシュメモリにすべて
１のデータ読み書きが行えることが判断できる。

本発明のキャッシュメモリテスト方法の第２段階では、
キャッシュメモリタグ８およびキャッシュメモリデータ
部１０へすべてＯのパターンを書き込み、それが正常に
読み出されるかどうかのテストを行う。まず、モード信
号２をライトモードに設定する。そして、キャッシュア
ドレスレジスタの第２部分６にすべてＯのデータを与え
、またキャッシュメモリデータ部１０にデータ線１８を
通じすべてＯのデータを与え、さらにキャッシュアドレ
スレジスタの第１部分４に０を与え、キャッシュメモリ
の０ワードめのキャッシュメモリタグ部８およびキャッ
シュメモリデータ部１０にすべて０のデータのデータを
書き込む。さらに、キャッシュアドレスレジスタの第１
部分４を連続的に変えすべてのワードのキャッシュメモ
リタグ部８およびキャッシュメモリデータ部１０にすべ
て０のデータを書き込む。次に、モード信号２をリード
モードに設定する。キャッシュアドレスレジスタの第２
部分６にすべてＯのデータを与え、さらにキャッシュア
ドレスレジスタの第１部分４にＯを与え、キャッシュメ
モリのＯワード目のキャッシュメモリタグ部８およびキ
ャッシュメモリデータ部１０のデータを読み出す。この
時、キャッシュメモリタグ部８およびキャッシュメモリ
データ部１０のメモリセルが正常であれば、キャッシュ
比較器１２でキャッシュアドレスレジスタの第２部分６
のデータとキャッシュメモリタグ部８から読み出された
データが比較され、キャッシュメモリビット線２０に一
致が検出される。

また、ＯＲ回路１６では、キャッシュメモリデータ部１
０から読み出されたデータがテストされ、その出力２４
は０となる。よって、キャッシュ比較器１２からのキャ
ッシュメモリビット線およびＯＲ回路１６からの出力を
見るだけで、キャッシュメモリにすべて０のデータを読
み書きが行えることが判断できる。つまり、以上示した
第１段階および第２段階を通じてテスト比較器からのキ
ャッシュメモリビット線２０．ＡＮＤ回路１４の出力２
２およびＯＲ回路１６の出力２４の３本を見るだけてキ
ャッシュメモリのテストが行える。

例えばキャッシュメモリデータ部１０を３２ビツトとす
ると、従来のキャッシュメモリテスト方法では、外部テ
スト装置はキャッシュ比較器からのキャッシュメモリビ
ット線およびキャッシュメモリデータ部からの３２本の
データ線をチエツクしなければならない。ところが、本
発明によるキャッシュメモリテスト方法では、読み出し
によるテストではキャッシュ比較器からのキャッシュメ
モリビット線２０．ＡＮＤ回路１４の出力２２およびＯ
Ｒ回路１６の出力２４の３本を見るだけで良いので同じ
外部テスト装置を使うとすると１０個（３Ｘ１０＝３０
）の並列テストが可能となる。

本発明の第２実施例における、プロセサ３０に設けられ
たキャッシュメモリ３２のテスト方法を説明する図を第
２図に示す。本発明の第２実施例は、キャッシュアドレ
スレジスタ３４とキャッシュタグ部３６と、キャッシュ
データ部３８及びタグデータの比較を行うキャッシュ比
較器４０からなるキャッシュメモリ３２があり、さらに
キャッシュデータ部と外部データバスから入力されたデ
ータを比較するキャッシュデータ比較器４２をプロセサ
内に設ける。以下では、プロセサ通常状態及びテスト時
の動作について説明する。

通常状態では、アドレス生成部４４は、外部メモリをア
クセスするためのアドレスを発生する。

このアドレスをアドレス１１０部４６及びキャッシュア
ドレスレジスタ３４は受けとる。キャッシュメモリ３２
では、受け取ったアドレスのうち、キャッシュアドレス
レジスタの第１部分４８で、キャッシュタグ部３６及び
キャッシュデータ部３８をアクセスする。そして、キャ
ッシュ比較器４０で受け取ったアドレスのうちのキャッ
シュアドレスの第２部分５０とキャッシュタグ部３６か
らのデータを比較する。最後に、制御実行部５２は、キ
ャッシュメモリビット線５４より、比較結果を受ける。

比較が一致した場合には、キャッシュデータ部３８から
のデータを制御実行部５２は受け取り処理を行う。比較
が一致しない場合、外部メモリ５６をアクセスし、デー
２１１０部５８に取り込む。そして、キャッシュメモリ
３２では、キャッシュアドレスレジスタの第１部分４８
でアクセスされているワードのキャッシュタグ部３６を
キャッシュレジスタの第２部分のデータで書きかえ、同
一ワードのキャッシュデータ部３８をデー２１１０部５
８のデータで書き換える。同時に、制御実行部５２は、
デー２１１０部５８からデータを受けとり、これを処理
する。

テスト状態は、２段階あり、さらに各段階でライトモー
ド及びリードモードの２ステツプある。

第１段階では、まず外部端子であるモード信号６０から
ライトモードを入力する。そして、プロセサ３０外部の
アドレスバス６２から、キャッシュアドレスレジスタの
第１部分４８にあたる部分にＯを、キャッシュアドレス
レジスタの第２部分にあたる部分に“’１０１０・・・
・・・１０”のチエッカ−プラグパターンを与える。さ
らにプロセサ３０外部のデータバス６４には、“１０１
０・・・・・・１０”の“チエッカ−プラグ“パターン
を与え、キャッシュタグ部３６及びキャッシュデータ部
３８の０ワード目に“１０１０・・・・・・１０”の“
チエッカ−プラグ゛パターンを書き込む。さらに、アド
レスバス６２で、キャッシュアドレスレジスタの第２部
分５０の値を連続的に変え、キャッシュメモリ３２のす
べてのワードについて“チエッカ−プラグ゛パターンを
書き込む。次に、外部端子であるモード信号から、リー
ドモードを入力する。そして、プロセサ３０外部のアド
レスバスから、キャッシュアドレスレジスタの第１部分
４８にあたる部分にＯを、キャッシュアドレスレジスタ
の第２部分にあたる部分に“１０１０・・・・・・１０
“の“チエッカ−プラグパターンを与える。さらに、プ
ロセサ３０外部のデータバス６４には、“１０１０・・
・・・・１０゛のパチェッカープラグ゛パターンを与え
る。そして、読み出されたキャッシュタグ部３６のデー
タは、キャッシュ比較器４０て、キヤ・ソシュアドレス
レシスタの第２部分５０と比較され、読み出されたキャ
ッシュデータ部３８のデータは、キャッシュデータ比較
器４２で、外部からデー２１１０部５８を介し、入力さ
れたデータと比較される。最後に、キャッシュ比較器４
０の結果は、キャッシュメモリビット線５４を用い、キ
ャッシュデータ比較器４２の結果は、キヤ・ソシュメモ
リバリット線６６を用い、プロセサ３０外部に出力され
る。よって、外部端子２本の出力を見るだけで、キャッ
シュメモリ３０の先に示したパターンの読み書きが行え
ることを判断できる。

テストの第２段階としては、キャッシュメモリ３０に第
１段階で与えたパターンの反転パターンを与え、テスト
を行う。よって第１段階及び第２段階を行うことにより
、キャッシュメモリ３０のメモリセルにとって見れば、
１とＯの読み書きを行ったことになる。よって、テスト
を通じて、外部端子２本の出力を見るだけで、キャッシ
ュメモリ３０のテストが行える。

例えば、キャッシュメモリデータ部３８を３２ビツトと
すると、従来のキャッシュメモリテスト方法では、外部
テスト装置は、キャッシュ比較器からのキャッシュメモ
リビット線及びキャッシュメモリデータ部からの３２本
のデータ線をチエツクしなければならない。ところが本
発明によるキャッシュメモリテスト方法では、読み出し
によるテストではキャッシュ比較器４０からのキャッシ
ュメモリビット線５４、キャッシュデータ比較器４２か
らのキャッシュメモリバリッド線６６を見るだけで良い
。よって同じ外部テスト装置を使うとすると１６個（２
ｘ１６＝３２）の並列テストが可能となる。

発明の効果 キャッシュメモリにモード信号と、キャッシュデータ部
に対するＡＮＤ回路及びＯＲ回路を設け、キャッシュメ
モリにすべて１とすべて０のデータを読み書きし、キャ
ッシュメモリの比較器の出力と、ＡＮＤ回路の出力及び
ＯＲ回路の出力の３本を見ることにより、キャッシュメ
モリのテストが行える。よって、同じテスト装置を使っ
た場合、同時に１０コ以上のテストが並列に行える。

また、キャッシュメモリにモード信号と、キャッシュデ
ータ部に対する比較器を設け、２段階のテストであるパ
ターンとその反転パターンを与え、キャッシュメモリの
比較器の出力と、キャッシュデータ部に対する比較器の
出力の２本を見ることにより、キャッシュデータのテス
トが行える。よって、同じテスト装置を使うとすると同
時に、６コ以上のテストが可能となる。

【図面の簡単な説明】

第１図は、本発明のキャッシュメモリテスト方法の第１
実施例を説明するための回路ブロック図、第２図は本発
明のキャッシュメモリテスト方法の第２実施例を説明す
るための回路ブロック図、第３図は、従来のキャッシュ
メモリテスト方法を説明するための回路ブロック図であ
る。 ２・・・・・・モード信号、４・・・・・・キャッシュ
アドレスレジスタの第１部分、６・・・・・・キャッシ
ュアドレスレジスタの第２部分、８・・・・・・キャッ
シュタグ部、１ｏ・・・・・・キャッシュデータ部、１
２・・・・・・キャッシュ比較器、１４・・・・・・Ａ
ＮＤ回路、１６・・・・・・ＯＲ回路、１８・・・・・
・データ線、２０・・・・・・キャッシュデータビット
線、２２・・・・・・ＡＮＤ回路の出力、２４・・・・
・・ＯＲ回路の出力。

Claims (2)

【特許請求の範囲】
1. （１）ライトモード、リードモードを示すモード信号と
   、アドレスデータを格納するキャッシュアドレスレジス
   タと、前記モード信号を受け前記キャッシュアドレスレ
   ジスタの第１部分を入力としてアクセスされるランダム
   アクセスメモリからなるキャッシュデータ部およびキャ
   ッシュタグ部と、前記キャッシュアドレスレジスタの第
   ２部分と前記キャッシュタグ部からのデータを比較する
   キャッシュ比較器と、前記キャッシュデータ部からのデ
   ータのすべてのビットに対してＡＮＤをとるＡＮＤ回路
   と、前記キャッシュデータ部からのデータのすべてのビ
   ットに対してＯＲをとるＯＲ回路を設け、第１段階とし
   てライトモードで前記キャッシュアドレスレジスタの第
   １部分にキャッシュメモリのすべてのワードにあたるア
   ドレスを連続して与え、前記キャッシュアドレスレジス
   タの第２部分にはすべてのビットに対して常に１のデー
   タを与え、前記キャッシュデータ部にはすべてのビット
   に対して常に１のデータを与え、前記キャッシュデータ
   部および前記キャッシュタグ部のすべてのワードに常に
   １のデータを書き込み、次にリードモードで前記キャッ
   シュアドレスレジスタの第１部分にキャッシュメモリの
   すべてのワードにあたるアドレスを連続して与え、前記
   キャッシュアドレスレジスタの第２部分には、すべての
   ビットに対して常に１のデータを与え前記キャッシュデ
   ータ部及び前記キャッシュタグ部からすべてのワードの
   データを読み出し、前記キャッシュ比較器では前記キャ
   ッシュタグ部からデータと前記キャッシュアドレスレジ
   スタの第２部分を比較し、前記ＡＮＤ回路では前記キャ
   ッシュデータ部からのデータをテストしこれをキャッシ
   ュメモリのすべてのワードについて行い、第２段階とし
   てライトモードで前記キャッシュアドレスレジスタの第
   １部分にキャッシュメモリのすべてのワードにあたる連
   続するアドレスを与え、前記キャッシュアドレスレジス
   タの第２部分には、すべてのビットに対して常に０のデ
   ータを与え、前記キャッシュデータ部にはすべてのビッ
   トに対して常に０のデータを与え、前記キャッシュデー
   タ部および前記キャッシュタグ部のすべてのワードに常
   に０のデータを書き込み、次にリードモードで前記キャ
   ッシュアドレスレジスタの第１部分にキャッシュメモリ
   のすべてのワードにあたるアドレスを連続して与え、前
   記キャッシュアドレスレジスタの第２部分には、すべて
   のビットに対して常に０のデータを与え、前記キャッシ
   ュデータ部および前記キャッシュタグ部からのデータを
   読み出し、前記キャッシュ比較器では前記キャッシュタ
   グ部からデータと前記キャッシュアドレスレジスタの第
   ２部分を比較し、前記ＯＲ回路では前記キャッシュデー
   タ部からのデータをテストしこれをキャッシュメモリの
   すべてのワードについて行うことを特長とするキャッシ
   ュメモリテスト方法。
2. （２）ライトモード、リードモードを示すモード信号と
   、アドレスデータを格納するキャッシュアドレスレジス
   タと、前記モード信号を受け前記キャッシュアドレスレ
   ジスタの第１部分を入力としてアクセスされるランダム
   アクセスメモリからなるキャッシュデータ部およびキャ
   ッシュタグ部と、前記キャッシュデータ部へ書き込むデ
   ータを格納するキャッシュデータレジスタと、前記キャ
   ッシュアドレスレジスタの第２部分と前記キャッシュタ
   グ部からのデータと前記キャッシュデータ部へ書き込む
   データを格納するキャッシュデータレジスタを比較する
   キャッシュデータ比較器を設け、第１段階としてライト
   モードで前記キャッシュアドレスレジスタの第１部分に
   キャッシュメモリのすべてのワードにあたるアドレスを
   連続して与え、前記キャッシュアドレスレジスタの第２
   部分にはワードごとに違う第１のパターンのデータを与
   え、前記キャッシュデータ部には前記キャッシュデータ
   レジスタからワードごとに違う第２のパターンを与え、
   前記キャッシュデータ部および前記キャッシュタグ部の
   すべてのワードにワードごとに違うパターンを書き込み
   、次にリードモードで前記キャッシュアドレスレジスタ
   の第１部分にキャッシュメモリのすべてのワードにあた
   るアドレスを連続して与え、前記キャッシュアドレスレ
   ジスタの第２部分には前記第１パターンを与え、前記キ
   ャッシュデータレジスタには前記第２のパターンを与え
   、前記キャッシュデータ部および前記キャッシュタグ部
   からすべてのワードのデータを読み出し、前記キャッシ
   ュ比較器では前記キャッシュタグ部からデータと前記キ
   ャッシュアドレスレジスタの第２部分を比較し、前記キ
   ャッシュデータ比較器では前記キャッシュデータ部から
   のデータと前記キャッシュデータレジスタからのデータ
   を比較しこれをキャッシュメモリのすべてのワードにつ
   いて行い、第２段階としてライトモードで前記キャッシ
   ュアドレスレジスタの第１部分にキャッシュメモリのす
   べてのワードにあたるアドレスを連続して与え、前記キ
   ャッシュアドレスレジスタの第２部分には、前記第１の
   パターンの反転パターンを与え、前記キャッシュデータ
   部には前記キャッシュデータレジスタから第２のパター
   ンの反転パターンを与え、前記キャッシュデータ部およ
   び前記キャッシュタグ部のすべてのワードに第１段階の
   反転パターン書き込み、次にリードモードで前記キャッ
   シュアドレスレジスタの第１部分にキャッシュメモリの
   すべてのワードにあたるアドレスを連続して与え、前記
   キャッシュアドレスレジスタの第２部分には前記第１の
   パターンの反転パターンを与え、前記キャッシュデータ
   部および前記キャッシュタグ部からのデータを読み出し
   、前記キャッシュ比較器では前記キャッシュタグ部から
   データと前記キャッシュアドレスレジスタの第２部分を
   比較し、前記キャッシュデータ比較器では前記キャッシ
   ュデータ部からのデータとキャッシュデータレジスタか
   らのデータを比較しこれをキャッシュメモリのすべての
   ワードについて行うことを特長とするキャッシュメモリ
   テスト方法。