JPS63217598A - 集積回路 - Google Patents
集積回路Info
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- JPS63217598A JPS63217598A JP62050811A JP5081187A JPS63217598A JP S63217598 A JPS63217598 A JP S63217598A JP 62050811 A JP62050811 A JP 62050811A JP 5081187 A JP5081187 A JP 5081187A JP S63217598 A JPS63217598 A JP S63217598A
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- control signal
- circuit
- chip
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はチップセレクト信号によりチップがセレクト
状態となり、このチップセレクト状態において、書込み
制御信号などの第１のｉｌｌ ＩＩＩ信号のアクティブ
に応答して当該チップへのデータ等の信号の入力が制御
され、読出し制御信号などの第２の制御信号のアクティ
ブに応答して当該チップからのデータ等の信号の出力が
制御される非周期バス型の集積回路に関し、特に、前記
第１および第２の２種類の制御信号をチップの１本の端
子に割り付け可能とすることによって端子数の削減を可
能とした集積回路に関する。
状態となり、このチップセレクト状態において、書込み
制御信号などの第１のｉｌｌ ＩＩＩ信号のアクティブ
に応答して当該チップへのデータ等の信号の入力が制御
され、読出し制御信号などの第２の制御信号のアクティ
ブに応答して当該チップからのデータ等の信号の出力が
制御される非周期バス型の集積回路に関し、特に、前記
第１および第２の２種類の制御信号をチップの１本の端
子に割り付け可能とすることによって端子数の削減を可
能とした集積回路に関する。
例えばＣＰＵとの間のデータのやりとりがＣＰＵのシス
テムクロックに関係なく制御される非周期バス型の集積
回路において、ＣＰＵからの読出し制御信号と書込み制
御信号とを当該集積回路チップの１本の端子に割り付け
ようとする場合、第５図に示すような回路をチップ内に
設けることが行なわれている。図において１はハイアク
ティブのチップセレクト信号Ｏ８が入力されるチップセ
レクト端子、２は読出し制御信号と１込み！ＩＪＷＪ信
号とを１つにまとめて読出しをハイアクティブ、書込み
をロウアクティブとした読出し／Ｉ込み制御信号Ｒ／Ｗ
が入力される制御端子である。３゜４は内部制御信号線
であり、それぞれ読出しおよび書込み制御信号に相当す
るハイアクティブの第１および第２の内部＠御信号ＲＤ
’ およびＷＲ’が導出される。５，６はＡＮＤゲート
、７はインバータである。
テムクロックに関係なく制御される非周期バス型の集積
回路において、ＣＰＵからの読出し制御信号と書込み制
御信号とを当該集積回路チップの１本の端子に割り付け
ようとする場合、第５図に示すような回路をチップ内に
設けることが行なわれている。図において１はハイアク
ティブのチップセレクト信号Ｏ８が入力されるチップセ
レクト端子、２は読出し制御信号と１込み！ＩＪＷＪ信
号とを１つにまとめて読出しをハイアクティブ、書込み
をロウアクティブとした読出し／Ｉ込み制御信号Ｒ／Ｗ
が入力される制御端子である。３゜４は内部制御信号線
であり、それぞれ読出しおよび書込み制御信号に相当す
るハイアクティブの第１および第２の内部＠御信号ＲＤ
’ およびＷＲ’が導出される。５，６はＡＮＤゲート
、７はインバータである。
第６図は第５図の回路のタイミング例を示したものであ
る。同図に示すように、ともにハイのチップセレクト信
号Ｏ８および読出し／書込み制御信号Ｒ／Ｗをそれぞれ
チップセレクト端子１および制御端子２に与えることに
より、ＡＮＤゲート５を介して内部信号線３から、ハイ
すなわちアクティブの第１の内部制御信号ＲＤ’が導出
される。
る。同図に示すように、ともにハイのチップセレクト信
号Ｏ８および読出し／書込み制御信号Ｒ／Ｗをそれぞれ
チップセレクト端子１および制御端子２に与えることに
より、ＡＮＤゲート５を介して内部信号線３から、ハイ
すなわちアクティブの第１の内部制御信号ＲＤ’が導出
される。
また第６図には図示しないが、ハイのチップセレクト信
号Ｃ８およびロウの読出し／書込み制御信号Ｒ／Ｗをそ
れぞれチップセレクト端子１および＆ｌＪ ｉｌｌ端子
２に与えることにより、インバータ７およびＡＮＤゲー
ト６を介して内部信号線４から、ハイすなわちアクティ
ブの第２の内部制御信号ＷＲ′が導出される。
号Ｃ８およびロウの読出し／書込み制御信号Ｒ／Ｗをそ
れぞれチップセレクト端子１および＆ｌＪ ｉｌｌ端子
２に与えることにより、インバータ７およびＡＮＤゲー
ト６を介して内部信号線４から、ハイすなわちアクティ
ブの第２の内部制御信号ＷＲ′が導出される。
ところが上述した第５図の回路では、例えば第１の内部
制御信＠ＲＤ’ をアクティブにしようとしたとき、チ
ップセレクト端子１に入力されるチップセレクト信号Ｏ
８のハイ期間が第６図の点線に示すように、制御端子１
に入力される読出し／書込み−ＩＩ信号Ｒ／Ｗのハイ期
間ｔ１よりも長くなると、図示の期間ｔ、ｔ３において
内部１ＩＩＪ ＩＩＩ信号１１１４からハイの第２の内
部制御信号ＷＲ’が誤って出力されてしまう。またこれ
と同様の問題は、第２の内部＆ＩＮ御信号ＷＲ’をアク
ティブにしようとしたときにも生じる。したがって従来
は、非周期バス型の集積回路において、読出しおよび書
込み制御信号などの２種類の制御信号を集積回路チップ
の１本の端子に割り付けた場合、制御信号のタイミング
によって誤動作の可能性があった。
制御信＠ＲＤ’ をアクティブにしようとしたとき、チ
ップセレクト端子１に入力されるチップセレクト信号Ｏ
８のハイ期間が第６図の点線に示すように、制御端子１
に入力される読出し／書込み−ＩＩ信号Ｒ／Ｗのハイ期
間ｔ１よりも長くなると、図示の期間ｔ、ｔ３において
内部１ＩＩＪ ＩＩＩ信号１１１４からハイの第２の内
部制御信号ＷＲ’が誤って出力されてしまう。またこれ
と同様の問題は、第２の内部＆ＩＮ御信号ＷＲ’をアク
ティブにしようとしたときにも生じる。したがって従来
は、非周期バス型の集積回路において、読出しおよび書
込み制御信号などの２種類の制御信号を集積回路チップ
の１本の端子に割り付けた場合、制御信号のタイミング
によって誤動作の可能性があった。
この発明は上記のような問題点を解消するためになされ
たもので、非周期バス型の集積回路において、読出しお
よび書込み制御信号などの２種類の制御信号を集積回路
チップの１本の端子に割り付けて端子数の削減を可能と
するとともに、その場合にも常に正確な動作を行なうこ
とができる集積回路を得ることを目的とする。
たもので、非周期バス型の集積回路において、読出しお
よび書込み制御信号などの２種類の制御信号を集積回路
チップの１本の端子に割り付けて端子数の削減を可能と
するとともに、その場合にも常に正確な動作を行なうこ
とができる集積回路を得ることを目的とする。
この発明に係る集積回路は、チップからのデータ等の信
号出力を制御する第１の制御信号がアクティブとなると
き前記データ等の信号の信号線が高インピーダンス状態
にされることに応答して中間電位を発生する回路と、該
中間電位と前記信号線のハイおよびロウレベルとを判別
してそれぞれ第１および第２の判別出力を与える回路と
、前記チップ内において前記第１および第２の制御信号
の論理和および前記判別出力を受け、前記論理和がアク
ティブ状態のとき、前記第１の判別出力があることに応
答して前記第１の制御信号に相当する第１の内部Ｉｌｌ
ｌｉｔ信号を発生し、前記第２の判別出力があること
に応答して前記第２の制御信号に相当する第２の内部１
．Ｉｊｔ［ｌ信号を発生する回路とを具備して構成され
、前記第１および第２の制御信号の論理和を前記チップ
の１本の端子に割り付け可能としたものである。
号出力を制御する第１の制御信号がアクティブとなると
き前記データ等の信号の信号線が高インピーダンス状態
にされることに応答して中間電位を発生する回路と、該
中間電位と前記信号線のハイおよびロウレベルとを判別
してそれぞれ第１および第２の判別出力を与える回路と
、前記チップ内において前記第１および第２の制御信号
の論理和および前記判別出力を受け、前記論理和がアク
ティブ状態のとき、前記第１の判別出力があることに応
答して前記第１の制御信号に相当する第１の内部Ｉｌｌ
ｌｉｔ信号を発生し、前記第２の判別出力があること
に応答して前記第２の制御信号に相当する第２の内部１
．Ｉｊｔ［ｌ信号を発生する回路とを具備して構成され
、前記第１および第２の制御信号の論理和を前記チップ
の１本の端子に割り付け可能としたものである。
（作用）
読出し制御信号などの第１の制御信号がアクティブとな
るときはデータ等の信号線は高インピーダンス状態にさ
れるので、これに応答して中間電位が発生されることに
より第１の判別出力が導出され、また書込み制御信号な
どの第２の制御信号がアクティブとなるときはデータ等
の信号線はハイまたはロウに確定されるので第２の判別
出力が導出される。したがって第１および第２の制御信
号の論理和を集積回路チップの１つの端子に割り付け、
前記第１および第２の判別出力の有無に応じチップ内に
おいて、前記第１および第２の制御信号に相当する第１
および第２の内部制御信号を区別して発生することが可
能となる。
るときはデータ等の信号線は高インピーダンス状態にさ
れるので、これに応答して中間電位が発生されることに
より第１の判別出力が導出され、また書込み制御信号な
どの第２の制御信号がアクティブとなるときはデータ等
の信号線はハイまたはロウに確定されるので第２の判別
出力が導出される。したがって第１および第２の制御信
号の論理和を集積回路チップの１つの端子に割り付け、
前記第１および第２の判別出力の有無に応じチップ内に
おいて、前記第１および第２の制御信号に相当する第１
および第２の内部制御信号を区別して発生することが可
能となる。
第１図はこの発明による集積回路のチップ内に設けられ
、チップの１本の端子に割り付けられた読出しおよび書
込み制御信号を区別してこれらに相当する第１および第
２の内部ＩＩＩ御信号を生成するための回路の一例を示
すブロック図であり、第２図は読出しおよび書込み制御
信号をチップの１本の端子に割り付けるための外部回路
の接続図である。
、チップの１本の端子に割り付けられた読出しおよび書
込み制御信号を区別してこれらに相当する第１および第
２の内部ＩＩＩ御信号を生成するための回路の一例を示
すブロック図であり、第２図は読出しおよび書込み制御
信号をチップの１本の端子に割り付けるための外部回路
の接続図である。
第１図において、１はチップセレクト端子であり、ハイ
アクティブのチップセレクト信号Ｃ８が入力される。２
は制御端子であり、いずれもハイアクティブの読出し制
御信号ＲＤおよび書込み制御信号ＷＲの論理和信号ＲＷ
が入力される。８はデータ端子であり、ハイ、ロウのデ
ータ信号りが入出力される。３，４は内部υＪａｉｌ信
号線であり、それぞれ上記読出し制御信号ＲＤおよび書
込み制御信号ＷＲに相当するハイアクティブの第１およ
び第２の内部制御信号ＲＤ’およびＷＲ’ が導出され
る。９は２つの３人力ＡＮＤゲート１０．１１から成る
内部制御信号生成回路であり、１２は中１［電位判別回
路である。
アクティブのチップセレクト信号Ｃ８が入力される。２
は制御端子であり、いずれもハイアクティブの読出し制
御信号ＲＤおよび書込み制御信号ＷＲの論理和信号ＲＷ
が入力される。８はデータ端子であり、ハイ、ロウのデ
ータ信号りが入出力される。３，４は内部υＪａｉｌ信
号線であり、それぞれ上記読出し制御信号ＲＤおよび書
込み制御信号ＷＲに相当するハイアクティブの第１およ
び第２の内部制御信号ＲＤ’およびＷＲ’ が導出され
る。９は２つの３人力ＡＮＤゲート１０．１１から成る
内部制御信号生成回路であり、１２は中１［電位判別回
路である。
また第２図において、１３は集積回路チップ、１４〜１
７はそれぞれチップセレクト信号Ｃ８゜読出し制御信号
ＲＤ、書込み制御信号ＷＲおよびデータ信号りの信号線
、１８は読出しｉｉ＋ｉｍ信号ＲＤおよび書込み！１Ｊ
ＩＩｌ信号ＷＲをＯＲ処理してその論理和信号ＲＷを導
出するＯＲゲート、１９はデータ線１７の高インピーダ
ンス時に中間電位を発生する回路である。
７はそれぞれチップセレクト信号Ｃ８゜読出し制御信号
ＲＤ、書込み制御信号ＷＲおよびデータ信号りの信号線
、１８は読出しｉｉ＋ｉｍ信号ＲＤおよび書込み！１Ｊ
ＩＩｌ信号ＷＲをＯＲ処理してその論理和信号ＲＷを導
出するＯＲゲート、１９はデータ線１７の高インピーダ
ンス時に中間電位を発生する回路である。
第３図は第１図の中間電位判別回路１２および第２図の
中間電位発生回路１９を詳細に示す回路図である。図に
おいて中間電位発生回路１９は、電源■。、の電位を例
えば３■に分圧してデータ線１７に付与するための２つ
の抵抗２０．２１から成っている。また中ｌ１１７１１
位判別回路１２はゲートがデータ線１７と接続されたト
ランジスタ２２を有し、該トランジスタ２２のドレイン
は抵抗２３を介して電源■。、と接続され、ソースは抵
抗２４を介して接地されている。２５はデータＩ！１７
の論理レベルを反転するインバータ、２６はトランジス
タ２２のソース出力およびインバータ２５の出力を受け
るＮＯＲゲート、２７はＮＯＲゲート２６の出力および
第１の内部制御信号ＲＤ’を受けて中間電位判別出力を
導出するＮＯＲゲートである。また２８．２９はそれぞ
れ第１および第２の内部制御信号ＲＤ’ およびＷＲ’
に応答してイネーブルされ、読出しデータをデータ線
１７に通過させ、または書込みデータをデータＩａ１７
から取込む３ステートバツフアアンプである。
中間電位発生回路１９を詳細に示す回路図である。図に
おいて中間電位発生回路１９は、電源■。、の電位を例
えば３■に分圧してデータ線１７に付与するための２つ
の抵抗２０．２１から成っている。また中ｌ１１７１１
位判別回路１２はゲートがデータ線１７と接続されたト
ランジスタ２２を有し、該トランジスタ２２のドレイン
は抵抗２３を介して電源■。、と接続され、ソースは抵
抗２４を介して接地されている。２５はデータＩ！１７
の論理レベルを反転するインバータ、２６はトランジス
タ２２のソース出力およびインバータ２５の出力を受け
るＮＯＲゲート、２７はＮＯＲゲート２６の出力および
第１の内部制御信号ＲＤ’を受けて中間電位判別出力を
導出するＮＯＲゲートである。また２８．２９はそれぞ
れ第１および第２の内部制御信号ＲＤ’ およびＷＲ’
に応答してイネーブルされ、読出しデータをデータ線
１７に通過させ、または書込みデータをデータＩａ１７
から取込む３ステートバツフアアンプである。
第３図の中間電位発生回路１９にＪ３いて、抵抗２０．
２１の抵抗値は十分大きくし、その駆動能力をチップ１
３内の集積回路や図示しないＣＰｔＪのデータ出力側の
電源の駆動能力よりも十分小さくすることにより、当該
電源を通じデータ線１７上に与えられるハイ（ここでは
５■とする）またはロウ（ここでは０■とする）のデー
タの電位が変化を受けないようにしている。したがって
データ線１７の電位は、データ線１７が上記電源と電位
的に遮断された高インピーダンス状態にあるときのみ中
間電位の３ｖとなる。
２１の抵抗値は十分大きくし、その駆動能力をチップ１
３内の集積回路や図示しないＣＰｔＪのデータ出力側の
電源の駆動能力よりも十分小さくすることにより、当該
電源を通じデータ線１７上に与えられるハイ（ここでは
５■とする）またはロウ（ここでは０■とする）のデー
タの電位が変化を受けないようにしている。したがって
データ線１７の電位は、データ線１７が上記電源と電位
的に遮断された高インピーダンス状態にあるときのみ中
間電位の３ｖとなる。
第３図の中間電位判別回路１２は、
■データ線１７の電位がハイ（５■）またはロウ（０■
）のとき“ハイ” ■データ線１７の電位が中間電位（３Ｖ）のとき“ロウ
” の中間電位判別出力を次のようにして導出する。
）のとき“ハイ” ■データ線１７の電位が中間電位（３Ｖ）のとき“ロウ
” の中間電位判別出力を次のようにして導出する。
すなわちゲート電位が５■および３■のときのトランジ
スタ２２の抵抗値をそれぞれｒ、ｒＨ■ （ｒＨ＜ｒＨ）とし、抵抗２３．２４の抵抗値をそれぞ
れｒ 、ｒ とすると、データ線１７の電位が５Ｖ
のときのＡ点の電位ｖＡ１１はデータ線１７の電位が３
■のときのＡ点の電位ＶＡＨＧｔ となる。５ｖ＞ＶＡＨ〉ＶＡＨ〉Ｏｖであるので、ＮＯ
Ｒゲート２６のしきい値■□１１を Ｖ Ａ）Ｉ ＞ Ｖ Ｔｌｌ ＞ Ｖ ＡＮ
”’ （３）と設定すれば、ＮＯＲゲート２
６の出力は、データ１１１１７（７）電位が５ Ｖ（７
）、！：キロウ、７’−１１１７の電位が３■のときハ
イとなる。またデータ線１７の電位がＯｖすなわちロウ
のときは、インバータ２５の働きによりＮＯＲゲート２
６の出力は強制的にロウとなる。そしてこれらのＮ Ｏ
Ｒゲート２６の出力がＮＯＲゲート２７で反転されるこ
とにより、上述した■、■の中間電位判別出力が得られ
る。
スタ２２の抵抗値をそれぞれｒ、ｒＨ■ （ｒＨ＜ｒＨ）とし、抵抗２３．２４の抵抗値をそれぞ
れｒ 、ｒ とすると、データ線１７の電位が５Ｖ
のときのＡ点の電位ｖＡ１１はデータ線１７の電位が３
■のときのＡ点の電位ＶＡＨＧｔ となる。５ｖ＞ＶＡＨ〉ＶＡＨ〉Ｏｖであるので、ＮＯ
Ｒゲート２６のしきい値■□１１を Ｖ Ａ）Ｉ ＞ Ｖ Ｔｌｌ ＞ Ｖ ＡＮ
”’ （３）と設定すれば、ＮＯＲゲート２
６の出力は、データ１１１１７（７）電位が５ Ｖ（７
）、！：キロウ、７’−１１１７の電位が３■のときハ
イとなる。またデータ線１７の電位がＯｖすなわちロウ
のときは、インバータ２５の働きによりＮＯＲゲート２
６の出力は強制的にロウとなる。そしてこれらのＮ Ｏ
Ｒゲート２６の出力がＮＯＲゲート２７で反転されるこ
とにより、上述した■、■の中間電位判別出力が得られ
る。
第４図は第１図〜第３図に示した回路のタイミング例を
示す図であり、以下同図を参照しつつ動作を説明する。
示す図であり、以下同図を参照しつつ動作を説明する。
期＠ｔ１において例えば図示しないＣＰＵからチップセ
レクト信号Ｃ８が信号１１４上に与えられ、チップ１３
がセレクト状態になる。ついで書込み制御信号ＷＲが信
号線１６上に与えられ、ＯＲゲート１８を介して論理和
信号ＲＷがハイになるとともに、データ信号りがデータ
１９１７上に与えられて、データ１１１１７の電位がハ
イ（５■）またはロウ（０■）に確定する。すると中間
電位判別回路１２からハイの判別信号が出力され、ＡＮ
Ｄゲート１１を介して第１の内部制御信号ＷＲ’がアク
ティブとなって、３ステートバツフアアンプ２９がイネ
ーブルされ、書込みデータがチップ１３内に取込まれる
。その後書込み制御信号ＷＲがロウに立下ると論理和信
＠ＲＷもロウに立下り、これに応答して第２の内部ｉｌ
ｌ Ｗ信号ＷＲ’もロウに立下って、３ステートバツフ
アアンプ２Ｑはオープン状態となる。
レクト信号Ｃ８が信号１１４上に与えられ、チップ１３
がセレクト状態になる。ついで書込み制御信号ＷＲが信
号線１６上に与えられ、ＯＲゲート１８を介して論理和
信号ＲＷがハイになるとともに、データ信号りがデータ
１９１７上に与えられて、データ１１１１７の電位がハ
イ（５■）またはロウ（０■）に確定する。すると中間
電位判別回路１２からハイの判別信号が出力され、ＡＮ
Ｄゲート１１を介して第１の内部制御信号ＷＲ’がアク
ティブとなって、３ステートバツフアアンプ２９がイネ
ーブルされ、書込みデータがチップ１３内に取込まれる
。その後書込み制御信号ＷＲがロウに立下ると論理和信
＠ＲＷもロウに立下り、これに応答して第２の内部ｉｌ
ｌ Ｗ信号ＷＲ’もロウに立下って、３ステートバツフ
アアンプ２Ｑはオープン状態となる。
この実施例ではデータ線１７は、書込みｆｌｉｌＪ Ｉ
ＩＩ信号ＷＲの立下りと同時に例えばＣＰＵのデータ出
力側の電源と電位的に遮断されて高インピーダンス状態
にされ、これに応答して中間電位判別回路１２の出力は
ロウに立下る。
ＩＩ信号ＷＲの立下りと同時に例えばＣＰＵのデータ出
力側の電源と電位的に遮断されて高インピーダンス状態
にされ、これに応答して中間電位判別回路１２の出力は
ロウに立下る。
次に期間ｔ２においてチップセレクト信号ｃｓが信号線
１４上に与えられ、チップ１３が再びセレクト状態にな
る。ついで読出し制御信号ＲＤが信号線１５上に与えら
れ、ＯＲゲート１８を介して論理和信号ＲＷがハイにな
る。ところでチップ１３からデータ４１１７上にデータ
を読出す時には、予めデータ線１７をＣＰＵなどのデー
タ出力側の電源と電位的に遮断して高インピーダンス状
態にすることによって、チップ１３から読出されるデー
タと衝突が起らないようにする必要がある。この実施例
では前述したように、１込みデータの終了と同時にデー
タ１１１７を高インピーダンス状態にしているが、読出
し制御信号ＲＤの付与のタイミングに合せてデータ線１
７を高インピーダンス状態にする制御方法などもある。
１４上に与えられ、チップ１３が再びセレクト状態にな
る。ついで読出し制御信号ＲＤが信号線１５上に与えら
れ、ＯＲゲート１８を介して論理和信号ＲＷがハイにな
る。ところでチップ１３からデータ４１１７上にデータ
を読出す時には、予めデータ線１７をＣＰＵなどのデー
タ出力側の電源と電位的に遮断して高インピーダンス状
態にすることによって、チップ１３から読出されるデー
タと衝突が起らないようにする必要がある。この実施例
では前述したように、１込みデータの終了と同時にデー
タ１１１７を高インピーダンス状態にしているが、読出
し制御信号ＲＤの付与のタイミングに合せてデータ線１
７を高インピーダンス状態にする制御方法などもある。
いずれの場合も読出しｌ！ｌｌＩ２１１信号ＲＤの付与
時にはデータ１１１７は高インピーダンス状態にあり、
中間電位発生回路１９の働きによりデータ線１７の電位
は中間電位（３■）となるため、これに応答して中間電
位判別回路１２の出力はロウとなる。そしてこの時、第
１の内部制御信号ＲＤ’がＡＮＤゲート１０を介してア
クティブとなり、３ステートバツフアアンプ２８がイネ
ーブルされて、その後読出しデータがデータ縮１７上に
出力される。この時データ線１７の電位がハイまたはロ
ウに確定することによって中間電位判別回路１２の判別
出力はハイになろうとするが、ハイの第１の内部制御信
号ＲＤ′がＮＯＲゲート２６の一方入力に与えられてい
ることによって、中間電位判別出力はロウのまま維持さ
れる。その後読出し制御信号ＲＤがロウに立下ると論理
和信号ＲＷもロウに立下り、これに応答して第１の内部
制御信号ＲＤ’もロウに立下って、３ステートバツフ７
アンプ２８はオーブン状態となる。
時にはデータ１１１７は高インピーダンス状態にあり、
中間電位発生回路１９の働きによりデータ線１７の電位
は中間電位（３■）となるため、これに応答して中間電
位判別回路１２の出力はロウとなる。そしてこの時、第
１の内部制御信号ＲＤ’がＡＮＤゲート１０を介してア
クティブとなり、３ステートバツフアアンプ２８がイネ
ーブルされて、その後読出しデータがデータ縮１７上に
出力される。この時データ線１７の電位がハイまたはロ
ウに確定することによって中間電位判別回路１２の判別
出力はハイになろうとするが、ハイの第１の内部制御信
号ＲＤ′がＮＯＲゲート２６の一方入力に与えられてい
ることによって、中間電位判別出力はロウのまま維持さ
れる。その後読出し制御信号ＲＤがロウに立下ると論理
和信号ＲＷもロウに立下り、これに応答して第１の内部
制御信号ＲＤ’もロウに立下って、３ステートバツフ７
アンプ２８はオーブン状態となる。
なお読出し制御信号ＲＤおよび書込み制御信号ＷＲは同
時にアクティブになることはないので、両者の論理和を
とればこれらが重なることはない。
時にアクティブになることはないので、両者の論理和を
とればこれらが重なることはない。
そしてこの論理和信号ＲＷだけでは読出しおよび書込み
の区別はつかないが、前述したような中間電位判別出力
を利用することにより、読出しおよび書込みにそれぞれ
対応する第１および第２の内部制御信＠ＲＤ’およびＷ
Ｒ’ を区別して導出することができる。
の区別はつかないが、前述したような中間電位判別出力
を利用することにより、読出しおよび書込みにそれぞれ
対応する第１および第２の内部制御信＠ＲＤ’およびＷ
Ｒ’ を区別して導出することができる。
また上記実施例では、中間電位判別回路１２をチップ内
に設けたが、その一部あるいはすべてを外部回路として
構成してもよい。
に設けたが、その一部あるいはすべてを外部回路として
構成してもよい。
以上説明したように、この発明によれば、読出しおよび
書込み制御信号などの第１および第２の制御信号の論理
和を１本の端子に割り付けることが可能となるのでチッ
プ端子数を削減することができ、コストを低減できると
ともに、その場合にも常に正確な動作を行なわせること
ができる。また空いた端子に他の機能を付加することも
でき、応用範囲の拡張が可能となる。
書込み制御信号などの第１および第２の制御信号の論理
和を１本の端子に割り付けることが可能となるのでチッ
プ端子数を削減することができ、コストを低減できると
ともに、その場合にも常に正確な動作を行なわせること
ができる。また空いた端子に他の機能を付加することも
でき、応用範囲の拡張が可能となる。
第１図はこの発明に用いられる内部υＪｔｌｌｌ信号生
成回路の一例を示すブロック図、第２図は読出しおよび
書込み制御信号をチップの１本の端子に割り付けるため
の外部回路の接続図、第３図は中間電位判別回路および
中間電位発生回路を詳細に示す回路図、第４図は第１図
〜第３図の回路の動作を説明するタイミング図、第５図
は従来の内部制御信号生成回路を示す図、第６図はその
動作を説明するタイミング図である。 図において、２は１ｉｌＪ １ｍ１１端子、９は内部制
御信号生成回路、１２は中間電位判別回路、１３はチッ
プ、１７はデータ線、１９は中間電位発生回路、Ｃ８は
チップセレクト信号、ＲＤは読出しＩＩＩ Ｉ信号、Ｗ
Ｒは書込み制御信号、Ｄはデータ信号、ＲＷは論理和信
号、ＲＤ’は第１の内部ＩＩ御信号、ＷＲ’ は第２の
内部制御信号である。 なお、各図中同一符号は同一または相当部分を示す。
成回路の一例を示すブロック図、第２図は読出しおよび
書込み制御信号をチップの１本の端子に割り付けるため
の外部回路の接続図、第３図は中間電位判別回路および
中間電位発生回路を詳細に示す回路図、第４図は第１図
〜第３図の回路の動作を説明するタイミング図、第５図
は従来の内部制御信号生成回路を示す図、第６図はその
動作を説明するタイミング図である。 図において、２は１ｉｌＪ １ｍ１１端子、９は内部制
御信号生成回路、１２は中間電位判別回路、１３はチッ
プ、１７はデータ線、１９は中間電位発生回路、Ｃ８は
チップセレクト信号、ＲＤは読出しＩＩＩ Ｉ信号、Ｗ
Ｒは書込み制御信号、Ｄはデータ信号、ＲＷは論理和信
号、ＲＤ’は第１の内部ＩＩ御信号、ＷＲ’ は第２の
内部制御信号である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）チップセレクト信号によりチップがセレクト状態
となり、このチップセレクト状態において、第１の制御
信号がアクティブとなることに応答して当該チップから
の信号の出力が制御されかつ、第２の制御信号がアクテ
ィブとなることに応答して当該チップへの信号の入力が
制御される非周期バス型の集積回路において、 前記第１の制御信号がアクティブとなるとき前記信号の
信号線が高インピーダンス状態にされることに応答して
中間電位を発生する回路と、該中間電位と前記信号線の
ハイおよびロウレベルとを判別してそれぞれ第１および
第２の判別出力を与える回路と、 前記チップ内において前記第１および第２の制御信号の
論理和および前記判別出力を受け、前記論理和がアクテ
ィブ状態のとき、前記第１の判別出力があることに応答
して前記第１の制御信号に相当する第１の内部制御信号
を発生し、前記第２の判別出力があることに応答して前
記第２の制御信号に相当する第２の内部制御信号を発生
する回路とを備え、 前記第１および第２の制御信号の論理和を前記チップの
１本の端子に割り付け可能としたことを特徴とする集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62050811A JPS63217598A (ja) | 1987-03-05 | 1987-03-05 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62050811A JPS63217598A (ja) | 1987-03-05 | 1987-03-05 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63217598A true JPS63217598A (ja) | 1988-09-09 |
Family
ID=12869147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62050811A Pending JPS63217598A (ja) | 1987-03-05 | 1987-03-05 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63217598A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010233100A (ja) * | 2009-03-27 | 2010-10-14 | Asahi Kasei Electronics Co Ltd | 半導体集積デバイス |
-
1987
- 1987-03-05 JP JP62050811A patent/JPS63217598A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010233100A (ja) * | 2009-03-27 | 2010-10-14 | Asahi Kasei Electronics Co Ltd | 半導体集積デバイス |
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