JPS60114954A - 超小形計算機 - Google Patents
超小形計算機Info
- Publication number
- JPS60114954A JPS60114954A JP22064683A JP22064683A JPS60114954A JP S60114954 A JPS60114954 A JP S60114954A JP 22064683 A JP22064683 A JP 22064683A JP 22064683 A JP22064683 A JP 22064683A JP S60114954 A JPS60114954 A JP S60114954A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- central processing
- data
- processing circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は外部拡張用端子を持つ縮小形計算機に係り、特
に入出力装置やメモリ装置を外部に拡張し、すでに内部
に装備されているこれらの装置を外部拡張装置によって
置き替えるのに好適な縮小形計算機に関する。
に入出力装置やメモリ装置を外部に拡張し、すでに内部
に装備されているこれらの装置を外部拡張装置によって
置き替えるのに好適な縮小形計算機に関する。
従来の縮小形計算機、いわゆるバーンナルコンビーータ
では、本体内にすべての機能を持たせることが、価格及
び大きさの点で困難なことから、必要最小限な機能だけ
を本体内に装備しその他の周辺装置やメモリ装置は、必
要に応じて外部に拡張する方式がよく用いられている。
では、本体内にすべての機能を持たせることが、価格及
び大きさの点で困難なことから、必要最小限な機能だけ
を本体内に装備しその他の周辺装置やメモリ装置は、必
要に応じて外部に拡張する方式がよく用いられている。
しかし、この場合外部に拡張できるのは、本体内に装備
されていない装置だけであり、本体内にすでに装備され
ている装置を拡張することはできない。無理に拡張した
場合には、これらの装置は同じアドレス割当番地を持っ
ているので、信号の衝突が生じ正常な動作ができない。
されていない装置だけであり、本体内にすでに装備され
ている装置を拡張することはできない。無理に拡張した
場合には、これらの装置は同じアドレス割当番地を持っ
ているので、信号の衝突が生じ正常な動作ができない。
したがって、従来技術では、本体内に装備されている装
置と同じアドレス割当番地をもつ装置を、拡張用端子を
用いて外部に拡張することができない。また、誤まって
すでに本体内に装備されている装置を拡張用端子に接続
した場合信号の衝突が発生し、故障の原因となるという
欠点もある。
置と同じアドレス割当番地をもつ装置を、拡張用端子を
用いて外部に拡張することができない。また、誤まって
すでに本体内に装備されている装置を拡張用端子に接続
した場合信号の衝突が発生し、故障の原因となるという
欠点もある。
本発明の目的は、前記した従来技術の欠点をなくし、外
部拡張が容易に行なえる縮小形計算機を提供することに
ある。
部拡張が容易に行なえる縮小形計算機を提供することに
ある。
本発明の特徴は、中央処理回路がデータを他の装置に書
込む場合には、本体内の装置及び拡張された装置のいず
れにもデータが書込まれうるようにデータバスバッファ
を制御し、逆に中央処理回路がデータをこれらの装置か
ら読出す場合には、本体内の装置を優先して読出すよ５
にデータバスバッファを制御する点にある。本発明では
、さらに外部に拡張された装置を優先してデータを読出
す場合には、バス方向制御信号を用いて、データバスバ
ッファの方向を制御し、外部に拡張された装置の出力デ
ータを中央処理回路に転送すると共に、本体内の装置を
非選択状態にして信号の衝突を防ぐようになしている。
込む場合には、本体内の装置及び拡張された装置のいず
れにもデータが書込まれうるようにデータバスバッファ
を制御し、逆に中央処理回路がデータをこれらの装置か
ら読出す場合には、本体内の装置を優先して読出すよ５
にデータバスバッファを制御する点にある。本発明では
、さらに外部に拡張された装置を優先してデータを読出
す場合には、バス方向制御信号を用いて、データバスバ
ッファの方向を制御し、外部に拡張された装置の出力デ
ータを中央処理回路に転送すると共に、本体内の装置を
非選択状態にして信号の衝突を防ぐようになしている。
以下、本発明の一実施例を第１図以下に示し図面に従っ
て説明する。縮小形計算機１には外部拡張用端子６が設
けられており、外部に拡張された周辺装置２が接続され
ている。縮小形計算機りの本体内には、中央処理回路４
．ランダムアクセスメモリ（ＲＡＭ）５．読出し専用メ
モリ（ＲＯＭ）６．表示回路７．制御回路８１表表示量
の駆動回路９．バッファ回路１０．および双方向バッフ
ァ回路１１からなっている。中央処理装置４からは、コ
ントロールバス信号１２．アドレスバス信号１３．デー
タバス信号が出力され、これらの信号はバッファ回路１
０−２ 、１０−ｇおよび双方向バッファ回路１１によ
り、外部拡張用端子３に出力されている。バッファ回路
１０−１は、周辺装置２から出力されるバス方向制御信
号１６を本体内に伝達するために設けられている。表示
回路７かも出力される表示信号は複合映像信号であり、
駆動回路９を介して外部に設けられているＣＲＴ表示装
置に出力される。
て説明する。縮小形計算機１には外部拡張用端子６が設
けられており、外部に拡張された周辺装置２が接続され
ている。縮小形計算機りの本体内には、中央処理回路４
．ランダムアクセスメモリ（ＲＡＭ）５．読出し専用メ
モリ（ＲＯＭ）６．表示回路７．制御回路８１表表示量
の駆動回路９．バッファ回路１０．および双方向バッフ
ァ回路１１からなっている。中央処理装置４からは、コ
ントロールバス信号１２．アドレスバス信号１３．デー
タバス信号が出力され、これらの信号はバッファ回路１
０−２ 、１０−ｇおよび双方向バッファ回路１１によ
り、外部拡張用端子３に出力されている。バッファ回路
１０−１は、周辺装置２から出力されるバス方向制御信
号１６を本体内に伝達するために設けられている。表示
回路７かも出力される表示信号は複合映像信号であり、
駆動回路９を介して外部に設けられているＣＲＴ表示装
置に出力される。
第２図に周辺回路２．第３図に制御回路８と双方向バッ
ファ回路１１０回路図を示す。周辺回路２は、周辺装置
のアドレスデコーダ２０１表示回路２１．およびＯＲゲ
ート２２よりなっている。
ファ回路１１０回路図を示す。周辺回路２は、周辺装置
のアドレスデコーダ２０１表示回路２１．およびＯＲゲ
ート２２よりなっている。
表示回路２１は、本体内の表示回路７と異なり、三原色
の色信号という形の映像信号を出力し、外部に設けられ
た色信号表示装＃３５にこの映像信号を出力する。しか
し、表示回路７と表示回路２１は、アドレス空間上まっ
たく同じ番地を割り当てられている。
の色信号という形の映像信号を出力し、外部に設けられ
た色信号表示装＃３５にこの映像信号を出力する。しか
し、表示回路７と表示回路２１は、アドレス空間上まっ
たく同じ番地を割り当てられている。
制御回路８は、アドレスデコーダ２５．ＩＶＡＮＤゲー
ト２６ 、 ＡＮＤゲート２７．およびインバータ２８
よりなる。双方向７２７７回路１１は、双方向バスバッ
ファ６５、例えば日立製作所のＨＤ ７４ ＬＳ ２４
５により構成されている。
ト２６ 、 ＡＮＤゲート２７．およびインバータ２８
よりなる。双方向７２７７回路１１は、双方向バスバッ
ファ６５、例えば日立製作所のＨＤ ７４ ＬＳ ２４
５により構成されている。
外部拡散端子３に周辺装置２が接続されていない場合に
は、本体内に設けられた装置が正しく動作する。制御回
路８内のアドレスデコーダ２５により、本体内に設けら
れたＲＡＭ ５ 、 ＲＯＭ ６および表示回路７の選
択信号Ｃ５１ｊＣ’Ｓ２．Ｃ５３のいずれかが出力され
、中央処理回路４がらこれらの回路へのデータの書込み
や読出しが行なわれる。このとき、中央処理回路のコン
トロール信号ＲＤとＡＮＤゲー）２７−１により、双方
向バッファ回路１１は、中央処理回路４がデータを書込
む場合には本体から拡散用端子３の方向にデータを読込
む場合（は逆方向に、データバス１４の方向を切替える
。また、同時にＡＮＤグ−）２７−２の出力により、中
央処理回路４がデータを書込む場合にだけゲート信号２
９により双方向バッファ回路１１は動作状態になり、読
出しの場合には非動作状態すなわち高インピーダンス状
態になる。したがって、データを書き込む場合にだけデ
ータが拡張用端子３から正しく出力され、テークを読込
む場合には双方向バッファ回路は非動作状態になり、本
体内での信号の衝突が避られ本体内の装置が正常に動作
する。
は、本体内に設けられた装置が正しく動作する。制御回
路８内のアドレスデコーダ２５により、本体内に設けら
れたＲＡＭ ５ 、 ＲＯＭ ６および表示回路７の選
択信号Ｃ５１ｊＣ’Ｓ２．Ｃ５３のいずれかが出力され
、中央処理回路４がらこれらの回路へのデータの書込み
や読出しが行なわれる。このとき、中央処理回路のコン
トロール信号ＲＤとＡＮＤゲー）２７−１により、双方
向バッファ回路１１は、中央処理回路４がデータを書込
む場合には本体から拡散用端子３の方向にデータを読込
む場合（は逆方向に、データバス１４の方向を切替える
。また、同時にＡＮＤグ−）２７−２の出力により、中
央処理回路４がデータを書込む場合にだけゲート信号２
９により双方向バッファ回路１１は動作状態になり、読
出しの場合には非動作状態すなわち高インピーダンス状
態になる。したがって、データを書き込む場合にだけデ
ータが拡張用端子３から正しく出力され、テークを読込
む場合には双方向バッファ回路は非動作状態になり、本
体内での信号の衝突が避られ本体内の装置が正常に動作
する。
周辺装置２が拡張用端子３に接続されている場合には、
周辺装置２内のＯＲゲート２２から出力されるバス方向
制御信号（ＢＵＳＤＩＲ’）により周辺装置２から本体
内の中央処理回路４に正しくデータが転送される。周辺
装置２内の表示回路２１が選択され、かつデータが表示
回路２１から読出された場合のみ、ＢＵＳＩ）ＩＲ’信
号１６がＬレベルとなる。ＢＵＳＤＩＲ’信号は、バッ
ファ回路１〇−１を介してＢＵＳＩ）ＪＲ信号１５とし
て制御回路８に伝えられる。制御回路８では、ＮＡＮＤ
ケート２６により、本体内のすべての選択信号Ｃ５１゜
Ｃ５２７Ｃ５３が一時的に停止され、さらにＡＮＩ）ゲ
ート２７により、双方向バッファ回路１１０制御信号２
９．３０が共にＬレベルとなり、双方向バッファ回路は
拡張用端子３から本体の方向へデータを出力する。した
がって、本体内では他の装置が非選択状態なので、周辺
装置２が出力するデータが正しく中央処理回路４に読取
られる。
周辺装置２内のＯＲゲート２２から出力されるバス方向
制御信号（ＢＵＳＤＩＲ’）により周辺装置２から本体
内の中央処理回路４に正しくデータが転送される。周辺
装置２内の表示回路２１が選択され、かつデータが表示
回路２１から読出された場合のみ、ＢＵＳＩ）ＩＲ’信
号１６がＬレベルとなる。ＢＵＳＤＩＲ’信号は、バッ
ファ回路１〇−１を介してＢＵＳＩ）ＪＲ信号１５とし
て制御回路８に伝えられる。制御回路８では、ＮＡＮＤ
ケート２６により、本体内のすべての選択信号Ｃ５１゜
Ｃ５２７Ｃ５３が一時的に停止され、さらにＡＮＩ）ゲ
ート２７により、双方向バッファ回路１１０制御信号２
９．３０が共にＬレベルとなり、双方向バッファ回路は
拡張用端子３から本体の方向へデータを出力する。した
がって、本体内では他の装置が非選択状態なので、周辺
装置２が出力するデータが正しく中央処理回路４に読取
られる。
中央処理回路４から周辺装置２にデータが書込まれる場
合には、周辺装置２が接続されていない場合とまったく
同様にして、データが双方向バッファ回路１】により拡
張端子６に出力されており、やはり正常に書込まれる。
合には、周辺装置２が接続されていない場合とまったく
同様にして、データが双方向バッファ回路１】により拡
張端子６に出力されており、やはり正常に書込まれる。
以上述べたように、本発明によれば、本体内に設けられ
ている装置と同じアドレス割当番地をもつ装置を拡張用
端子から増設することが可能になる。これは、表示回路
等の入出力装置だけでなくメモリ装置についても可能で
あり、例えば本体内のＲＯＭに納められたプログラムを
、拡張用端子に接続したＲＯＭにより入れ替えることも
可能となる。異なるアドレス割当番地をもつ装置の増設
も可能である。また、本発明では本体内だけでなく拡張
用端子に増設された装置と双方向バッファ回路１１の間
においても信号の衝突は発生せず、本体および周辺装置
が破損することがない。
ている装置と同じアドレス割当番地をもつ装置を拡張用
端子から増設することが可能になる。これは、表示回路
等の入出力装置だけでなくメモリ装置についても可能で
あり、例えば本体内のＲＯＭに納められたプログラムを
、拡張用端子に接続したＲＯＭにより入れ替えることも
可能となる。異なるアドレス割当番地をもつ装置の増設
も可能である。また、本発明では本体内だけでなく拡張
用端子に増設された装置と双方向バッファ回路１１の間
においても信号の衝突は発生せず、本体および周辺装置
が破損することがない。
第１図の実施例において、双方向バッファ回路１１及び
バッファ回路１０は必ずしも必要でなく、これらのバッ
ファ回路がない場合でもまったく同じ効果が得られる。
バッファ回路１０は必ずしも必要でなく、これらのバッ
ファ回路がない場合でもまったく同じ効果が得られる。
本発明の他の実施例を第４図に示し、以下図面に従って
説明する。この実施例では、制御回路８が異なるのみで
他の部分は変らないので、制御回路８の部分のみを示し
ている。
説明する。この実施例では、制御回路８が異なるのみで
他の部分は変らないので、制御回路８の部分のみを示し
ている。
第４図の実施例では、第１図の実施例と双方向バッファ
のゲート信号２９の生成方法のみが異なって℃・る。第
４図の実施例では、本体内に装備された装置が選択され
、かつデータが中央処理回路４に読取られる場合にのみ
、双方向バッファ回路１１が非動作状態となる。ただし
、ＨＵＳＬ）ＩＲ信号がＬレベルになった場合には動作
状態となる。
のゲート信号２９の生成方法のみが異なって℃・る。第
４図の実施例では、本体内に装備された装置が選択され
、かつデータが中央処理回路４に読取られる場合にのみ
、双方向バッファ回路１１が非動作状態となる。ただし
、ＨＵＳＬ）ＩＲ信号がＬレベルになった場合には動作
状態となる。
したがって、第４図の実施例では、本体内の装置と異な
るアドレス割当番地を持つ装置ならば、バス方向制御信
号（ＢＵＳＤＩＲ）を用いなくても拡張用端子３から増
設可能である。本体内の装置と同じアドレス割当番地を
持つ装置は、中央処理回路４からのデータを入力するこ
とが可能だが出力することはできない。ただしバス方向
制御信号を用いれば、本体内の装置よりも優先してデー
タを出力することができる。またいずれの場合も、信号
の衝突は生じない。
るアドレス割当番地を持つ装置ならば、バス方向制御信
号（ＢＵＳＤＩＲ）を用いなくても拡張用端子３から増
設可能である。本体内の装置と同じアドレス割当番地を
持つ装置は、中央処理回路４からのデータを入力するこ
とが可能だが出力することはできない。ただしバス方向
制御信号を用いれば、本体内の装置よりも優先してデー
タを出力することができる。またいずれの場合も、信号
の衝突は生じない。
第５図に本発明の他の実施例を示し、以下図面に従って
説明する。第５図の実施例は、やはり第１図の実施例と
制御回路８のみが異なるので、制御回路８だけを示す。
説明する。第５図の実施例は、やはり第１図の実施例と
制御回路８のみが異なるので、制御回路８だけを示す。
第８図の実施例では、本体内のメモリ装置、ＲＡＭ ５
、 ＲＡＭ ？Ｓが選択された場合と、入出力装置か
らデータを読出す場合に、双方向バッファ回路が非動作
状態となる。ここでＮＯＲゲート３４に入力されている
１０ＲＱ信号は、中央処理回路４が入出力装置を選択し
たときに出力するコントロール信号である。
、 ＲＡＭ ？Ｓが選択された場合と、入出力装置か
らデータを読出す場合に、双方向バッファ回路が非動作
状態となる。ここでＮＯＲゲート３４に入力されている
１０ＲＱ信号は、中央処理回路４が入出力装置を選択し
たときに出力するコントロール信号である。
第５図の実施例では、メモリ装置に関しては第４図の実
施例と同様に、アドレス割当番地が本体内のメモリ装置
と異なっていれば、バス方向制御信号を用いなくても拡
張用端子３がら容易に増設することができる。入出力装
置に関しては、第１図の実施例と同様に、バス方向制御
信号により増設することができる。
施例と同様に、アドレス割当番地が本体内のメモリ装置
と異なっていれば、バス方向制御信号を用いなくても拡
張用端子３がら容易に増設することができる。入出力装
置に関しては、第１図の実施例と同様に、バス方向制御
信号により増設することができる。
以上述べたように、本発明によれば外部拡張用端子を用
いて容易にメモリ装置や入出力装置を拡張することが可
能であり、しかも拡張された装置が本体内にすでに装着
されている装置と同じアドレス割当番地を持っている場
合でも、正常に動作するという利点がある。さらに、本
発明によれば、バス方向制御信号が正しく処理されてい
ない装置が拡張端子に接続された場合でも、信号の衝突
は発生せず、故障の原因となることがな℃・とい５効果
もある。
いて容易にメモリ装置や入出力装置を拡張することが可
能であり、しかも拡張された装置が本体内にすでに装着
されている装置と同じアドレス割当番地を持っている場
合でも、正常に動作するという利点がある。さらに、本
発明によれば、バス方向制御信号が正しく処理されてい
ない装置が拡張端子に接続された場合でも、信号の衝突
は発生せず、故障の原因となることがな℃・とい５効果
もある。
第１図は本発明の実施例の回路図、第２図は拡張端子に
接続された周辺装置の回路図、第６図は第１図の実施例
の詳細を示す回路図、第４図は他の実施例を示す回路図
、第５図も他の実施例を示す回路図である。 １・・・・・・・・・・・・縮小形計算機２・・・・・
・・・・・・・周辺装置 ６・・・・・・・・・・・外部拡張端子４・・・・・・
・・・・・・中央処理回路５・・・・・・・・・・・・
ランダムアクセスメモリ６・・・・・・・・・・・・読
出し専用メモリ７・・・・・・・・・・・・表示回路 ８・・・・・・・・・・・・制御回路 ９・・・・・−・・・・・表示信号駆動回路１０・・−
・・・・・ＣＲＴ表示装置 竿 ｚ 目 ＄ ４ 図 δＤＩＰ。
接続された周辺装置の回路図、第６図は第１図の実施例
の詳細を示す回路図、第４図は他の実施例を示す回路図
、第５図も他の実施例を示す回路図である。 １・・・・・・・・・・・・縮小形計算機２・・・・・
・・・・・・・周辺装置 ６・・・・・・・・・・・外部拡張端子４・・・・・・
・・・・・・中央処理回路５・・・・・・・・・・・・
ランダムアクセスメモリ６・・・・・・・・・・・・読
出し専用メモリ７・・・・・・・・・・・・表示回路 ８・・・・・・・・・・・・制御回路 ９・・・・・−・・・・・表示信号駆動回路１０・・−
・・・・・ＣＲＴ表示装置 竿 ｚ 目 ＄ ４ 図 δＤＩＰ。
Claims (1)
- 【特許請求の範囲】 １、 中央処理回路とメモリ装置と入出力装置と制御回
路と外部拡張用端子より成る縮小形計算機において、バ
ス方向制御信号を設け、該バス方向制御信号が入力され
た場合には前記制御回路により前記メモリ装置及び入出
力装置を非選択状態にすることを特徴とする縮小形計算
機。 ２、特許請求の範囲第１項において、双方向データバス
バッファを前記外部拡張用端子と前記中央処理回路、前
記メモリ装置、前記入出力装置の間に設げ、前記中央処
理回路がデータを省き込む場合には前記双方向データバ
スバッファにより前記中央処理回路のデータを前記外部
拡張用端子に出力し、前記中央処理回路がデータを読み
出す場合には、前記双方向データバスバッファを高イン
ピーダンス状態になすことを特徴とする縮小形計算機。 ３、 特許請求の範囲第２項において、前記バス方向制
御信号が入力された場合には、前記双方向データバスバ
ッファを動作状態にし、前記外部拡張端子から前記中央
処理回路の方向に信号を出力することを特徴とする縮小
形計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22064683A JPS60114954A (ja) | 1983-11-25 | 1983-11-25 | 超小形計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22064683A JPS60114954A (ja) | 1983-11-25 | 1983-11-25 | 超小形計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60114954A true JPS60114954A (ja) | 1985-06-21 |
Family
ID=16754228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22064683A Pending JPS60114954A (ja) | 1983-11-25 | 1983-11-25 | 超小形計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60114954A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076132A (ja) * | 1992-12-31 | 1995-01-10 | Samsung Electron Co Ltd | インタフェイス制御装置 |
-
1983
- 1983-11-25 JP JP22064683A patent/JPS60114954A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076132A (ja) * | 1992-12-31 | 1995-01-10 | Samsung Electron Co Ltd | インタフェイス制御装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5826055B2 (ja) | 並列アクセス記憶装置 | |
| US5339402A (en) | System for connecting an IC memory card to a central processing unit of a computer | |
| US4627035A (en) | Switching circuit for memory devices | |
| JPS5960488A (ja) | カラ−グラフイツクメモリのデ−タ書き込み装置 | |
| JPH0353363A (ja) | バスアーキテクチャ変換回路 | |
| GB2228813A (en) | Data array conversion | |
| JPS60144857A (ja) | Ｃｐｕ周辺回路 | |
| EP0157341B1 (en) | Memory interface circuit | |
| JPH07191905A (ja) | 情報処理装置 | |
| JPS6320545A (ja) | エミユレ−タのレジスタ読出し装置 | |
| JP2975638B2 (ja) | 半導体集積回路 | |
| JP2919357B2 (ja) | Ｃｐｕインタフェース回路 | |
| JPH06103106A (ja) | プログラムデバッグ装置 | |
| KR900001530Y1 (ko) | 폰트롬과 문자발생 램 사이의 데이터 전송회로 | |
| KR100189553B1 (ko) | 정보저장장치와 컴퓨터 시스템간에 데이타를 인터페이싱하기위한회로 | |
| JPS61169923A (ja) | デ−タ処理システム | |
| JPH01194052A (ja) | ディジタル信号処理プロセッサのデータ入出力回路 | |
| GB2229557A (en) | Accessing an addressable memory | |
| JPH0497455A (ja) | メモリ制御回路 | |
| JPS61219990A (ja) | 表示制御装置 | |
| JPH04256189A (ja) | マイクロコンピュータ | |
| JPH0775005B2 (ja) | 電子計算機とその電子装置塔載基板 | |
| JPH03278288A (ja) | 半導体集積回路装置 | |
| JPH01226051A (ja) | メモリ制御装置 | |
| JPS5819965A (ja) | 記録装置 |