JPS63217822A

JPS63217822A - Ｍｏｓｆｅｔ駆動回路

Info

Publication number: JPS63217822A
Application number: JP5152487A
Authority: JP
Inventors: Harunobu Hiki; 比企　春信
Original assignee: Densetsu Co Ltd
Current assignee: Densetsu Co Ltd
Priority date: 1987-03-06
Filing date: 1987-03-06
Publication date: 1988-09-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」本発明はＭＯＳＦＥＴを主開閉素子として用い、時比率
制御用ＩＣの出力を電力増幅して前記主開閉素子のゲー
トに供給するようにした比較的大きな出力のスイッチン
グ電源におけるＭＯＳＦＥＴ駆動回路に関するものであ
る。

「従来の技術」一般に時比率制御型のスイッチング電源回路は、第４図
に示すように、直流入力電源端子（１）（２）間に、主
変圧器（３）の１次巻線（４）と主開閉素子としてのＭ
ＯＳＦＥＴ（５）を結合し、２次巻線（６）に、整流用
と転流用のダイオード（７）　（８）、平滑用のインダ
クタ（９）とコンデンサ（１０）からなる整流平滑回路
（１１）を介して出力端子（１２）（１３）を結合し、
この出力端子（１２）　（１３）に結合された誤差検出
回路（１４）、アイソレータ（１５）を介して時比率制
御用ＩＣ（１６）に結合し、このＩＣ（１６）を増幅回
路（１７）を介して前記ＭＯＳ　Ｆ　Ｅ　Ｔ（５）のゲ
ートに結合してなるものである。

「発明が解決しようとする問題点」第４図に示す回路において、第５図（ａ）がＩＣ（１６
）の出力電圧であり、これに対して増幅回路（１７）の
トランジスタ（１ｇ）　（１９）の出力電圧、すなわち
ＭＯＳＦＥＴ（５）のゲートソース間電圧Ｖｇｓとして
第５図（ｂ）のような波形を得、また、ゲート電流工ｇ
として第５図（，１１）のような波形を得ることが理想
的である。そのため、トランジスタ（１８）によってゲ
ート電流Ｉｇの充電電流のみを通過させ、トランジスタ
（１９）によって放電電流のみを通過させればよい。と
ころが実際にはＩＣ（１６）の立上り、立下りの時間遅
れや、トランジスタ（１８）　（１９）の立上り、立下
り時間の遅れのためにトランジスタ（１８）　（１９）
に同相の、つまり貫通電流が第５図（ｃ）　（ｄ）の斜
線部分（＋１）（ｎ）のように存在する。この制限のた
めにトランジスタ（１８）　（１９）の直列回路にはト
ランジスタ（１８）のコレクタと電源側との間に抵抗（
２０）を介在させる。しかし、この貫通電流（ｍ）　（
ｎ）は制御回路の電力損失を増大させるとともに、ＭＯ
ＳＦＥＴ（５）のゲートドレイン間電圧Ｖｇの立上りを
妨げ、ターンオフ時の特性に不都合をもたらすものであ
る。また、増幅回路（１７）としてトランジスタの代り
に第６図のようにＭ　ＯＳ　Ｆ　Ｅ　Ｔ　（１８ａ）　
（１９ａ）をトーテムポール方式に結合したものは例え
ば第５図（ａ）の１１〜１２間の立上りの中間的時点に
おいて、２個のＭ　ＯＳ　Ｆ　Ｅ　Ｔ　（１８ａ）　（
１９ａ）ともに充分なゲート電圧があり、しかもＭＯＳ
ＦＥＴの特性上、高速に導通するので前記貫通電流はバ
イポーラ型トランジスタに比較してさらに大きく、結局
このままでは実際の使用は不可能であるという問題があ
った・「問題点を解決するための手段」第４図および第６図に示した従来の両方式はともにその
制御信号が上下のトランジスタまたはＭＯＳＦＥＴに同
時に印加されるからである。そこで信号にずれを存在さ
せ、一方を確実にオフさせてから他方をオンさせれば以
上の障害は除去される。

本発明は上述のような点に鑑みなされたもので、直流電
源に結合された主開閉素子としてのＭＯＳＦＥＴを開閉
して主変圧器の１次巻線にパルス電圧を発生させ、前記
主変圧器の２次巻線の整流ろ波回路により直流出力を得
、この直流出力を検出増幅しアイソレータを介した出力
を時比率制御用ＩＣに印加し、このＩＣの出力により増
幅回路を介して前記主ＭＯＳＦＥＴの時比率を制御する
ようにしたスイッチング電源回路において、前記ＩＣの
出力の立上りと立下りに同期してオン、オフおよびオフ
、オンする第１、第２の開閉素子を主体とする前段の増
幅回路と、この前段の第２の開閉素子のオン時に瞬時に
オフし、前段の第２の開閉素子のオフ完了後にオンする
第２の開閉素子と、前記前段の第１の開閉素子のオフ完
了後にオンし、前段の第１の開閉素子のオン時に瞬時に
オフする第１の開閉素子とを主体とする後段の増幅回路
とを具備し、この後段の第１、第２開閉素子の結合点を
、前記主ＭＯＳＦＥＴのゲートに結合してなるものであ
る。

「作用」前段の第１、第２の開閉素子はＩＣのオン、オフに同期
してオン、オフする。ところが、後段の第１、第２の開
閉素子のうち、第２の開閉素子は、前段のオンと同期し
てオフとなるが、前段のオン完了後にオンし、また、第
１の開閉素子は前段のオフ完了後にオンし、前段のオン
と同期してオフとなる。そのため、後段の第１、第２の
開閉素子は同時にオンすることがなく、貫通電流が流れ
ることがない。

「実施例」以下１本発明の実施例を図面に基づき説明する。

本発明の第１実施例を示す第１図において、（１）（２
）は直流電源入力端子で、この直流電源入力端子（１）
（２）間には、主変圧器（３）の１次巻線（４）と主開
閉素子であるＭＯＳＦＥＴ（５）が直列に挿入されてい
る。また、前記主変圧器（３）の２次巻線（６）には整
流用と転流用ダイオード（７）　（８）、チョークコイ
ル（９）とコンデンサ（１０）からなる整流平滑回路（
１１）を介して出力端子（１２）　（１３）が結合され
ている。この出力端子（１２）　（１３）にはツェナー
ダイオード（２９）、抵抗（３０）　（３１）　（３２
）　（３３）、コンデンサ（３４）からなる誤差検出回
路（１４）とアイソレータとしてのフォトカプラ（１５
）の発光ダイオード（３５）が結合されている。前記フ
ォトカプラ（１５）のホトトランジスタ（３６）は時比
率制御用ＩＣ（１６）の入力側に結合され、このＩ　Ｃ
（１６）の出力側は、ＰチャンネルＭＯＳ　Ｆ　Ｅ　Ｔ
（２３ａ）とＮチャンネルＭＯＳＦＥＴ（２４ａ）のゲ
ートに結合され、これらのＦ　Ｅ　Ｔ　（２３ａ）（２
４ａ）のドレイン間は抵抗（２７）を介して結合され、
また、これらのＦ　Ｅ　Ｔ　（２３ａ）　（２４ａ）の
ソースは駆動電源（十Ｂ）に結合して前段の増幅回路（
２１ａ）を構成する。また、前段と同一チャンネルの２
個のＭＯＳ　Ｆ　Ｅ　Ｔ　（２５ａ）　（２６ａ）のソ
ースを前記駆動電源（十Ｂ）に結合し、かつドレイン間
を直結して後段の増幅回路（２２ａ）を構成し、この前
段のＭＯＳＦＥＴ（２３ａ）　（２４ａ）のドレインを
それぞれ後段のＭＯＳＦＥＴ　（２５ａ）　（２６ａ）
のゲートに結合し、後段のＭＯ８ＦＥ　Ｔ　（２５ａ）
　（２６ａ）のドレインを抵抗（２８）を介して前記主
開閉素子としてのＭＯＳＦＥＴ（５）のゲートに結合す
る。

つぎに以上のような回路構成における作用を説明する。

時比率制御用ＩＣ（１６）の出力は、第２図（ａ）のよ
うにＴ１〜Ｔ２で立上り、Ｔ４〜Ｔ５で立下るパルス電
圧であり、このパルス電圧によって前段の増幅回路（２
１ａ）のＭ　ＯＳ　Ｆ　Ｅ　Ｔ　（２３ａ）　（２４ａ
）はそれぞれ第２図（ｂ）の実線特性図と点線特性図の
ようにＴ。

−Ｔ、で立下りと立上り、Ｔ４〜Ｔｓで立上りと立下り
の特性を有する。このとき、Ｆ　Ｅ　Ｔ　（２３ａ）　
（２４ａ）−７＝は１１〜１２間、１４〜１６間でそれぞれ同時にオンす
るが、抵抗（２７）は比較的高い値（例えば１００−５
００Ω）とすることにより貫通電流は有効に抑制される
。

つぎに、第２図（ｅ）において、後段の増幅回路（２２
ａ）の第２のＦ　Ｅ　Ｔ　（２６ａ）はそのゲート内の
容量が前段の第２のＦ　Ｅ　Ｔ　（２４ａ）のオンによ
って瞬時に放電されるので、後段の第２のＦ　Ｅ　Ｔ　
（２６ａ）の出力は前段の第２のＦ　Ｅ　Ｔ　（２４ａ
）とは瞬時的に逆相となる。つぎに、第２図（ｄ）にお
いて、後段の第１のＦ　Ｅ　Ｔ　（２５ａ）は抵抗（２
７）を介してゲート内の容量が供給されるので、前段の
第２のＦ　Ｅ　Ｔ　（２４ａ）より遅れて１３時に至っ
てオンされる。同様にＴ、、Ｔｓ、Ｔ、におけるＩＣ（
１６）のオフ時にも、前段の第１のＦ　Ｅ　Ｔ　（２３
ａ）のオンによって後段の第１のＦ　Ｅ　Ｔ　（２５ａ
）が瞬時に逆相となり、かつ後段の第２のＦ　Ｅ　Ｔ　
（２６ａ）は前段の第１のＦ　Ｅ　Ｔ　（２３ａ）より
遅れてオンとなる。このようにして、直列結合された後
段の第１．第２のＦ　Ｅ　Ｔ　（２５ａ）　（２６ａ）
は同時にオンする瞬間がなく１貫通電流も存在しない。

＝８− なお、第２図において、Ｉ　Ｃ（１６）の立上り完了時
点と後段の第２のＦ　Ｅ　Ｔ　（２５ａ）のオン開始時
点とをともにＴ２としたが、実際上はわずかな時間ずれ
がある。しかし、Ｆ　Ｅ　Ｔ　（２５ａ）のオン開始時
点は第２図のように一致するように抵抗（２７）によっ
て可変でき、特に問題はない。また、ＩＣ（１６）の立
上り完了時点とＦ　Ｅ　Ｔ　（２６ａ）の立下り開始時
点のＴ、についても同様である。

以上により結局上Ｆ　Ｅ　Ｔ　（５）のゲート内の容量
はＴ１時点より第１のＦ　Ｅ　Ｔ　（２５ａ）のオンに
よって充電され、放電は１６時より第２のＦ　Ｅ　Ｔ　
（２６ａ）のオンによって行われる。このようにして前
述の障害がなくなるのみならずＦ　Ｅ　Ｔ　（２５ａ）
のオンによる充電、Ｆ　Ｅ　Ｔ　（２６ａ）のオンによ
る放電は、これらＦ　Ｅ　Ｔ　（２５ａ）　（２６ａ）
の直列回路に従来の第４図や第６図の抵抗（２０）のよ
うなインピーダンスが存在しないので理想的な速さで行
われ、主Ｆ　Ｅ　Ｔ　（５）のターン、オンオフは理想
的に制御される。

つぎに、第３図は前段と後段の増幅回路（２１ｂ）（２
２ｂ）をバイポーラトランジスタで構成した場合である
が、この場合の動作も前記と同様であり、ＩＣ（１６）
のオン出力によりトランジスタ（２３ｂ）がオンすると
同時にトランジスタ（２６ｂ）は充分な逆バイアス電圧
によって遮断されるとともに、トランジスタ（２５ｂ）
には抵抗（２７）を介して少しく遅れてベース電流が供
給されるのでＩＣ（１６）のオン時にトランジスタ（２
５ｂ）　（２６ｂ）が同時にオンして貫通電流が流れる
ことはない。また、ＩＣ（１６）のオフ時も同様である
。なお、増幅回路（２１ａ）　（２２ａ）、（２１ｂ）
　（２２ｂ）の増幅段数は主Ｆ　Ｅ　Ｔ　（５）の所要
なゲート内の容量のパワーに合せていくらでも増設する
ことは可能である。

「発明の効果」本発明は上述のように構成したので、従来と比較して使
用開閉素子数が増えるが、実際問題としてこれらを厚膜
ＩＣ化すればコストも工数も何等の障害とならず、むし
ろ動作の確実性を確保することにより、実用上極めて大
きな効果を得ることができる。

【図面の簡単な説明】

第１図は本発明によるＭＯＳＦＥＴの駆動回路の第１実
施例を示す電気回路図、第２図は同上特性図、第３図は
本発明の第２実施例の電気回路図、第４図は従来の回路
図、第５図は第４図の特性図、第６図は従来の他の回路
図である。（１）　（２）・・・直流入力電源端子、（３）・・・
主変圧器、（５）・・・主開閉素子（ＭＯＳＦＥＴ）、
（１１）・・・整流平滑回路、（１２）　（１３）・・
・出力端子、（１４）・・・誤差検出回路、（１５）・
・・アイソレータ（ホトカプラ）、（１６）・・・時比
率制御用ＩＣ１（２１ａ）　（２１ｂ）　・・・前段の
増幅回路、（２２ａ）（２２ｂ）−・・後段の増幅回路
、（２３ａ）　（２４ａ）　（２５ａ）　（２６ａ）・
・・ＭＯＳＦＥＴ、（２３ｂ）　（２４ｂ）　（２５ｂ
）　（２６ｂ）・・・バイポーラトランジスタ、（２７
）　（２８）・・・抵抗。

Claims

【特許請求の範囲】

（１）直流電源に結合された主開閉素子としてのＭＯＳ
ＦＥＴを開閉して主変圧器の１次巻線にパルス電圧を発
生させ、前記主変圧器の２次巻線の整流ろ波回路により
直流出力を得、この直流出力を検出増幅しアイソレータ
を介した出力を時比率制御用ＩＣに印加し、このＩＣの
出力により増幅回路を介して前記主ＭＯＳＦＥＴの時比
率を制御するようにしたスイッチング電源回路において
、前記ＩＣの出力の立上りと立下りに同期してオン、オ
フおよびオフ、オンする第１、第２の開閉素子を主体と
する前段の増幅回路と、この前段の第２の開閉素子のオ
ン時に瞬時にオフし、前段の第２の開閉素子のオフ完了
後にオンする第２の開閉素子と、前記前段の第１の開閉
素子のオフ完了後にオンし、前段の第１の開閉素子のオ
ン時に瞬時にオフする第１の開閉素子とを主体とする後
段の増幅回路とを具備し、この後段の第１、第２開閉素
子の結合点を、前記主ＭＯＳＦＥＴのゲートに結合して
なることを特徴とするＭＯＳＦＥＴ駆動回路。
（２）前後段の第１、第２の開閉素子はＰチャンネルＭ
ＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴからなる特許請
求の範囲第１項記載のＭＯＳＦＥＴ駆動回路。
（３）前後段の第１、第２の開閉素子はバイポーラトラ
ンジスタをコンプリメンタリ型に結合してなる特許請求
の範囲第１項記載のＭＯＳＦＥＴ駆動回路。