JPH01184693A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、とくに複数の出力ポート
を有する半導体メモリに関する。

〔従来の技術〕

メモリ技術の発展に伴い、従来の単一ポートメモリに代
って１チツプ上に複数のポートを備えるデュアルポート
メモリが開発され実用化されている。このデュアルポー
トメモリは単一チップ上に複数の出力ポートを有してい
るため、複数のデータを非同期に処理することができる
という大きな利点をもっている。例えば、近年著しい発
展を遂げた画像処理分野においては、画像データを保持
するメモリ　（ビデオメモリと呼ばれている）として、
このデュアルポートメモリが使用されている。この種の
デュアルポートメモリはランダムアクセスポートとシリ
アルアクセスポートとを単一チップ上に含んでいる。ラ
ンダムアクセスポートは従来のＲＡＭ　（ランダムアク
セスメモリ）に具備されているポートと同じで、１ビツ
ト出力用のメモリの場合にはランダムにアクセスされた
１つのメモリセルに対して１ビツトのデータのリード／
ライトを行なうためのポートであり、また多ビツト並列
出力用のメモリの場合には複数のビ。

トのメモリセルのデータを同時にリード／ライトするポ
ートである。一方、後者のシリアルアクセスポートは通
常ｌワード分のビット数に対応するバッファ（以下、ラ
インバッファという）を有し、セルアレイの中で行アド
レスによって選択された一本のワード線に接続されてい
るｌワード分のメモリセルの内容を同時に取り込み、こ
れらをシリアルに外部へ出力するポートである。

かかるデュアルポートメモリにおいては、ランダムアク
セスポートとシリアルアクセスポートとを非同期に使用
することができるため、ＣＰＵからビデオメモリへの画
像データのり−ド／ライトとビデオメモリから表示装置
（例えばＣＲＴや液晶表示装置等）への表示データのリ
ードとを非同期に行なうことができる。従って、ＣＰＵ
の処理効率の向上、表示処理の高速化／簡素化ができる
とともに、ＴＶＪｐＶＴＲ等のディジタル化にも大きく
寄与できるというメリットがある。

以下に、第５図のメモリブロック図を参照して従来のデ
ュアルポートメモリの基本概念を説明する。ランダムア
クセスポート（以下、ＲＡＭポートという）は、メモリ
セルアレイ５０．ロウデコーダ５１．カラムデコーダ５
２．センスアンプ群５３およびセンスアンプを介して読
み出されたデータを外部へ出力したり、外部から入力さ
れたデータをメモリセルアレイに書込むためのランダム
ポート５４を有し、シリアルアクセスポート（以下、Ｓ
ＡＭポートという）はメモリセルアレイ５０内の１ワ一
ド分（１本のワード線に接続されている全てのセル）の
データを一時保持する機能を有するワードデータ保持回
路（以下、ラインバッファという）５５と、ラインバッ
ファに格納された１ワ一ド分のデータのうち任意のビッ
トから順番に指定する機能を有するシリアルポインタ５
６（通常プログラマブルシフトレジスタが使用される）
と、シリアルポインタ５６によって指定されたビットを
シリアルに外部へ出力したり、あるいは外部からシリア
ルに入力されるデータをラインバッファに書込むための
シリアルボート５７を含む。なお、ランダムポート５４
およびシリアルポート５７には外部端子が必要本数分接
続されるが、ここでは図示を省略する。

上述したデュアルポートメモリの動作を以下に述べる。

第５図からシリアルアクセスポートな取り除くと従来の
ランダムアクセスメモリと同じになり、外部から与えら
ｈるアドレスの上位側がロウデコーダ５１に入力されて
１本のワード線が選択され、上記アドレスの下位側がカ
ラムデコーダ５２に入力されて一本のビット線が選択さ
れる。

その結果、これら選択されたワード線とビット線との支
点に位置するメモリセルがアクセスされリードモードも
しくはライトモードに応じてデータのリード／ライトが
行なわれる。一方、シリアルアクセスポートのラインバ
ッファ５５はランダムアクセスポート内のセンスアンプ
群５３の各入出力節点と転送ゲート群５８を介して結合
されており、データ転送モードと呼ばれる特定のサイク
ル時のみすべての転送ゲートを開きメモリセルアレイ５
０とラインバッファ５５とを電気的に接続するように設
計されている。前記データ転送モードとはランダムアク
セスポートがリードサイクルおよびライトサイクルのい
ずれでもないメモリサイクルであり、この期間にメモリ
セルアレイ５０中の１ワ一ド分のデータが一括してライ
ンバッファ５５に転送され、あるいはラインバッファ５
５内の一ワード分のデータが一括してメモリセルアレイ
５０に転送される。データ転送モードは外部から入力さ
ｈるＲＡＳ　（ロウアドレスストローブ）信号およびＯ
Ｅ　（アウトプットイネーブル）信号を用いて設定する
ことができ、これらの信号によって転送ゲート群５８の
開閉を制御する制御信号５９が作り出されている。

データ転送モードによってメモリセルアレイ５０内の１
ワ一ド分のデータがラインバッファ５５に書込まれると
、転送ゲート群５８はすべて閉じられる。この結果ラン
ダムアクセスポートとシリアルアクセスポートとは電気
的に切り離される。

従って、例えばラインバッファ５５の内容をシリアルに
シリアルボート５７から外部へ出力するのと同時に、ラ
ンダムポート５４を介してメモリセルアレイ５０へ外部
からデータを書込んだりあるいは外部へデータを読み出
すことができる。即ち、ランダムアクセスポートとシリ
アルアクセスポートとを同時に、かつ互いに非同期に操
作することができるので、メモリの使用効率が大幅に向
上する。なお、シリアルアクセスポートのラインバッフ
ァ５５に複数ワード分（例えば４ワ一ド分）の容量をも
たせれば、シリアルポート５７を介して４ビツトの並列
データを同時に入出力することができるのは明らかであ
る。

しかるに、第５図に示したデュアルポートメモリを実際
にチップ上に実現するためには、第６図のようなレイア
ウト設計が行なわれている。即ち、メモリセルアレイ５
０を２分割（セルアレイ（ａ）と（ｂ））として、左右
に配置し、夫々にセルアレイ（ａ）のセンスアンプ群（
ａ）およびラインバッファ（ａ）　、並びにセルアレイ
（ｂ）のセンスアンプ群（ｂ）およびラインバッファ（
ｂ）を設け、その中央にカラムデコーダ５２とシリアル
ポインタ５６とを設けるようになされている。この理由
は、主としてセンスアンプの感度を劣化させないためで
ある。即ち、セルアレイを１ブロツク化すると、デイジ
ット線が長くなり、デイジット線に付加される浮遊容量
が増えるとともに、センスアンプの負荷（セル数）が増
加するためセンス感度が悪くなってしまう。さらに、デ
イジット線のプリチャージ時間が長くなり、メモリの応
答速度が悪化する。このため、セルアレイを複数のブロ
ックに分割してデジット線の長さを短かくし、かつセン
スアンプを各ブロック毎に設けてセンス感度が低下しな
いようにしている。また、プリチャージ時間を短かくし
て高速応答できるようにしている。なお、セルアレイの
分割に応じてロウデコーダも分割されるが、ロウアドレ
スは分割されたロウデコーダに対して共通に印加され、
２つのセルアレイ（ａ）および（ｂ）は同時に活性化さ
れる。よって第６図ではセルアレイ（ａ）の（ｂ）とを
合わせて第５図のメモリセルアレイ５０の１ワ一ド分と
なる。

以上、第５図および第６図を参照してデュアルポートメ
モリの基本的な構成について説明したが、大容量のメモ
リを１チツプ上に集積化するためには更に改善が要求さ
れる。その１つとして低電圧駆動による低消費電力化の
要求が強い。この要求を満足するため第７図に示す改善
案が提供されている。第７図は改善されたデュアルポー
トメモリチップのレイアウト図である。同図から明らか
なように、メモリ全体が複数のプレーン（例では４プレ
ーン）に分割され、ロウアドレスの上位ビットの内容に
応じて任意の１つのプレーンだけが選択され、他のプレ
ーンは非選択状態となるように工夫されている。以下、
これをデコーダ分割方式と呼ぶ。各プレーンは第６図に
示したメモリレイアウトと同じで、第６図のメモリを複
数個集合せしめて１つの大容量メモリが構成されている
と見ることができ。第７図ではロウアドレスレジスタ７
０に入力されたロウアドレスのうち上位２ビツトがプレ
デコーダ７１に印加され、その内容に応じて各プレーン
内の２つのロウデコーダがペアとして選択される。例え
ば、上位ビットがｒｏ、ＯＪの時はプレーン１が、ｒＯ
，ＩＪの時はプレーン２が、ｒ　１．　ＯＪと時はプレ
ーン３が、ｒ　１．　Ｉ　Ｊの時はプレーン４が選択さ
れる。ロウアドレス中の前述した上位２ビツトを除く他
のビットは各プレーンのロウデコーダ対に共通に印加さ
れる。

このようにすれば、ロウアドレスの上位２ビツトの内容
に従って、唯一つのプレーンのみが選択される。選択さ
れたプレーンは活性化されメモリ動作を行なうが、非選
択状態にある残りのプレーンは非動作状態となる。従っ
て、これら非動作状態にあるプレーンにおいては、デコ
ーダやセンスアンプは非活性状態となり、もちろんメモ
リのリフレッシュも行なわれない。よって、選択された
プレーンのみで電力が消費されるだけで、残りのプレー
ンでの不要な電力消費を節約することができ、低消費電
力の要求を満足することができるわけである。

〔発明が解決しようとする問題点〕

上述したように大容量のデュアルポートメモリは低消費
電力で動作可能となったが、以下に述べる欠点が顕著に
なり更に改善が必要であることが判明した。

スナわち、セルアレイの分割化が進むにつれ、デュアル
ポートメモリの核となるラインバッファの数を分割数に
比例して増やさなければならない。従って、セルアレイ
全体のトータルの面積は分割しても差程変わらないが、
ラインバッファを占める面積は分割数に比例して増加し
てしまう。

この結果、メモリセルアレイの容量が制限されてしまう
という問題がある。とくに、ラインバッファを有するシ
リアルアクセスポートはセルアレイを含むランダムアク
セスポートとは非同期に動作できるものでなければなら
ない以上、アレイ中のメモリセルにダイナミック型メモ
リトランジスタを採用したとしても、ラインバッファは
リフレッシュが不要なスタティック型のメモリトランジ
スタを用いることが望ましい。しかるに、スタティック
型のメモリトランジスタが必要とする面積はダイナミッ
ク型のメモリトランジスタのそれに比べて非常に大きな
ものとなってしまう。さらに、ラインバッファ自体の消
費電力を減らすためには相補型ＭＯ３）ランジスタ（０
ＭＯ８）構成としなければならない。従って、ラインバ
ッファとして１ワ一ド分の容量をもつバッファを作成す
るためには、メモリセルアレイ中での１ワ一ド分のメモ
リセルが占める面積の約１０倍の面積が必要となりメモ
リセルアレイの分割数を増加するに従い、ラインバッフ
ァの占有面積が無視できなくなってしまうという新たな
問題に直面することになる。

ここで、１つのプレーン内に存在する２つのラインバッ
ファアを共用できれば、ラインバッファ全体の占有面積
を半減することができるのであるが、第６図および第７
図に示すように１つのプレーン内の２つのブロック（す
なわち、プレーン１の場合はセルアレイ（ａ）を含むブ
ロックとセルアレイ（ｂ）を含むブロック）は同時に選
択されるものである以上、そこに存在するラインバッフ
ァ（ａ）と（ｂ）とを共用することは困難である。この
ことを第８図を参照してより詳しく説明する。

第８図は第７図のプレーン１の内部回路ブロック図であ
る。なお他のプレーン内の回路ブロックも第８図のもの
と同じであることはいうまでもない。各ブレーンは第８
図に代表されるように、分割された２つのブロックを有
し、第１ブ四ツクにはメモリセルアレイ（ａ）およびそ
のセンスアンプ群（ａ）とラインバッファ（ａ）とロウ
デコーダ（ａ）が存在し、第２ブロツクにはメモリセル
アレイ（ｂ）およびそのセンスアンプ群（ｂ）とライン
バッファ（ｂ）とロウデコーダ（ｂ）が存在する。２つ
のセルアレイ（ａ）と（ｂ）とのデイジット線を共通に
選択するカラムデコーダと、２つのラインバッファ（ａ
）と（ｂ）とのアドレスを共通に指定するシリアルポイ
ンタとは２つのブロックに対して共用することができる
。メモリセルアレイ（ａ）とラインバッファ（ａ）とは
第１の転送ゲート群８０により結合され、メモリセルア
レイ（ｂ）とラインバッファ（ｂ）とは第２の転送ゲー
ト群８１により結合される。

これら第１および第２の転送ゲート群８０．８１はブレ
ーン１を選択する信号および前述したデータ転送モード
を設定するために外部から印加される信号（例えばＲＡ
Ｓ信号やＯＥ倍信号に基いてゲートの開閉を制御する回
路８２からの制御信号Ｃ１によって同時にオン／オフさ
れる。第１ブロツクにはランダムポート（ａ）およびシ
リアルポー）　（ａ）を介してデータ転送が行なわれ、
第２ブロツクにはランダムポート（ｂ）およびシリアル
ポート（ｂ）を介してデータ転送が行なわれる。

今、例えばラインバッファ（ａ）と（ｂ）が夫々ｌワー
ド分の容量を有するものと仮定すれば、データ転送モー
ドはメモリセルアレイ（ａ）と（ｂ）から各１ワードの
データが対応するラインバッファ（ａ）と（ｂ）とに夫
々同時に転送される。転送されたデータはシリアルポイ
ンタによって指定されるビットら順に各シリアルポート
（ａ）および（ｂ）を介して同時に外部へ出力される。

この結果、２ビツトのデータを並列に転送することがで
きる。

ここで、仮にラインバッファ（ａ）と（ｂ）とを共通化
して１本のラインバッファに置き換えた場合、各メモリ
セルアレイからラインバッファへのデータ転送は時分割
に行なわなければならなくなる。従って、夫々の転送ゲ
ート群（ａ）と（ｂ）のオシ／オフも時分割に行なうよ
うに制御回路８２の構成を変更しなければならず、その
ために回路構成が非常に複雑になってしまう。さらに、
時分割転送のためにはデータ転送モードとして本来の２
倍の期間を割り当てなければならないので、転送時間が
長くなるという欠点もある。加えて、シリアルポートか
らは同時に１ビツトの情報しか転送できないので、外部
とのデータ転送時間も長くなってしまう。以上のように
、従来ではラインバッファの数を減らすことが非常に困
難であった。

従って、本発明の目的はラインバッファの数を減らし、
その占有面積を縮小することができる半導体メモリを提
供することにあり、とくにそれによって低消費電力化が
防げられることのないデュアルポートメモリを提供する
ことである。

〔問題点を解決するための手段〕

本発明はプレーン内に存在する複数のブロックのどれも
が非選択状態にあるプレーンが同一チップ上に存在する
との知見に基きなされたもので、選択状態にあるプレー
ン内の少なくとも１つのブロックと非選択状態にあるプ
レーン内のいずれか少なくとも１つのブロックとを置換
することによって、プレーン内のラインバッファの共通
化を計ったことを特徴とする。

換言すれば、未発明はデコーダ分割方式のデュアルポー
トメモリにおいて、１つのデコーダ選択信号によって活
性化される複数のメモリブロックが同一プレーン内に複
数個存在することがないように分散配置したことを特徴
とするものである。

なお、本発明によれば１つのプレーン内でラインバッフ
ァを共用できるとともに、必要に応じてセンスアンプを
も共用することができるようになっている。

〔実施例〕

次に、第１図を参照して本発明の一実施例について詳し
く説明する。第１図は本発明を４プレーンを有するデュ
アルポートメモリに適用した時のチップレイアウト図で
ある。単一の半導体チップ上に４つのプレーン（デコー
ダ分割方式によって分割されたプレーン）が存在し、各
プレーン内には従来同様２つのメモリブロック（１ブロ
ツクがデイジット線容量を低減するために分割された１
つのメモリセルアレイを有する）が設けられている。し
かるに、従来プレーンｌ内に設けられていた２つのメモ
リブロックのうち一方のメモリブロック（第１図ではメ
モリセルアレイ（ｂ）　、ロウデコーダ（ｂ）、センス
アンプ群（ｂ）を含ムフロック）はプレーンｌとは異な
るプレーン（第１図ではプレーン２）に設けられている
。一方、従来プレーン２内に存在していた２つのメモリ
ブロックのうち一方のブロック（第１図ではメモリセル
アレイ（Ｃ）　、センスアンプ（Ｃ）およびロウデコー
ダ（Ｃ）を含むブロック）をプレーンｌに設けるように
している。同様に従来のプレーン３内の一方のメモリブ
ロック（ｆ）と従来のプレーン４内の一方のメモリブロ
ック（ｇ）とが図示のように置換して配置されている。

なお、第１図中８個存在するメモリブロックはいずれも
同一の回路構成でよいため、ブロック自体の置換は不要
で、図示のようにデコーダ選択のための選択信号の配線
を変更するだけでよい。従って、回路設計上の大幅な変
更や制御のための付加回路を特別に別途設ける必要もな
いので、設計、製造も極めて簡単である。

以上のようなレイアウトを行なうことによって、各プレ
ーン内でラインバッファ（図中斜線を施した部分）を共
用することができる。従って、全体としてラインバッフ
ァの占める面積を従来に比べて半減することができる。

なお、実際の動作時は、ロウアドレスレジスタ７０に入
力されたロウアドレスの上位２ビツトをプレデコーダ７
１によってデコードされる。その結果、第１の選択信号
１０が発生されると、メモリブロック（ａ）と（ｂ）が
従来同様選択されるが、実際にはプレーン１内のブロッ
ク（ａ）とプレーン２内のメモリブロック（ｂ）が選択
され、他のメモリブロック（ｃ）〜（ｈ）はすべて非選
択状態となる。選択された２つのメモリブロック（ａ）
と（ｂ）では夫々のロウデコーダ（ａ）　（ｂ）が活性
化されロウアドレスの上位２ビツトを除く残りのビット
が共通にデコードされる。この結果、各メモリブロック
内の１本のワード線が活性化される。従って、活性化さ
れた２つのメモリブロックに対しては夫々のランダムア
クセスポートよびシリアルアクセスポートが動作可能状
態となり、ランダムアクセスポートを使用するモードが
設定されればランダムポートな介してメモリセルアレイ
（ａ）および（ｂ）と外部装置（例えばＣＰＵ）との間
でデータ転送を行なうことができる。また、データ転送
モードが設定されれば、メモリブロック（ａ）において
センスアンプ群（ａ）を介してプレーン１のラインバッ
ファに１ワ一ド分のデータが転送され、同時にメモリブ
ロック（ｂ）においてはセンスアンプ群（ｂ）を介して
プレーン２のラインバッファに１ワ一ド分のデータが転
送される。この間プレーン１内のメモリブロック（Ｃ）
とブレーン２内のメモリブロック（ｄ）とは非活性状態
にあるためラインバッファに対して何ら影響を及ぼすこ
とはない。

さらに、データ転送モードが終了するとプレーン１およ
び２の各ラインバッファから対応するシリアルポートな
介して夫々１ビツトづつのデータが同時にかつシリアル
に外部装置（例えばＣＲＴや液晶表示装置等）へ出力さ
れる。なお、この動作はランダムアクセスポートの動作
とは非同期に行なわれるので、ランダムアクセスとシリ
アルアクセスとをオーバーラツプして実行することもで
きる。

第１図中のプレーンｌを代表にしてその内部回路ブロッ
ク図を第２図に示し、データ転送モードにおけるプレー
ン内部の動作をより詳しく説明する。第２図から明らか
なように、メモリブロック（ａ）のロウデコーダはデコ
ーダ選択信号線１０に接続され、メモリブロック（Ｃ）
のロウデコーダはデコーダ選択線１１に接続される。単
一のラインバッファ（斜線部）が２つのメモリでブロッ
ク（ａ）と（Ｃ）に対して共用され、ラインバッファの
入出力端はブロック（ａ）のメモリセルアレイ（ａ）の
デイジット線と転送ゲート群２０を介して結合されると
ともにブロック（Ｃ）のメモリセルアレイ（ｃ）のデイ
ジット線と転送ゲート群２１を介して結合される。ここ
で、メモリブロック（ａ）の転送ゲート群２０は第８図
と同様の機能を有する制御回路８２から出力される信号
２３によって制御されるが、メモリブロック（Ｃ）の転
送ゲート群２１は制御回路８２から出力される信号２４
によって制御される。信号２３はプレーン２のメモリブ
ロック（ｂ）内の転送ゲート群を制御し、信号２４はプ
レーン２のメモリブロック（ｄ）内の転送ゲート群を制
御することはいうまでもない。

かかる構成により、メモリブロック（ａ）と（ｂ）とが
選択されると、プレーンｌのメモリブロック（ａ）ドブ
レーン２のメモリブロック（ｂ）とが同時に活性化され
る。そして、データ転送モードが設定されると、信号２
３が発生され、プレーン１のメモリブロック（ａ）内の
転送ゲート群２０とプレーン２のメモリブロック（ｂ）
内の転送ゲート群（図示せず）が同時にオンされる。こ
の時、信号２４は発生されないので、プレーン１のメモ
リブロック（ｃ）内の転送ゲート群２１およびプレーン
２のメモリブロック（ｄ）内の転送ゲート群（図示せず
）はともにオフ状態となる。従って、夫々のプレーン内
のラインバッファはいずれか一方のメモリセルアレイの
みと電気的に接続され、他方のメモリセルアレイとは電
気的に遮断されるので、各プレーン内でラインバッファ
を共用することが可能となる。また、シリアルポートも
プレーン内で共用することができる。

第３図および第４図は本発明の他の実施例を示すチップ
レイアウト図とプレーン内の回路ブロック図である。こ
の例では、ラインバッファのみならず各プレーン内のセ
ンスアンプをも共用したものである。ここで、センスア
ンプによって増幅したデータをラインバッファに転送す
る場合、センスアンプを共用すると、第４図のようにラ
インバッファとセンスアンプとを接続する転送ゲート群
４０も２つのメモリブロック（ａ）と（Ｃ）に対して共
用することができる。しかしながら、センスアンプを共
用しているために各メモリセルアレイ（ａ）と（ｂ）は
夫々別々のスイッチングゲート群４１と４２を用いて結
合する必要がある。従って、いずれのブロックを用いる
かに応じて、スイッチングゲート群４１と４２のいずれ
か一方を選択するセルアレイ選択回路が必要となる。し
かし、セルアレイ選択回路４３を省略して、デコーダ選
択信号１０゜１１によっていずれか一方のスイッチング
ゲート群が対応するロウデコーダと同期してオンされる
ようにしてもよい。かかる実施例によれば、多少の回路
変更だけでセンスアンプをも共用することができる。

以上第１〜４図を参照して本発明の２つの実施例を説明
したが、これらの実施例において各プレーン内のライン
バッファを夫々２ワ一ド分の容量をもつバッファ構成す
ると、４ビツトづつのデータをシリアルアクセスポート
を介して並列に順次取り出すことができる。しかしなが
ら、１つのラインバッファを２系統にして２本のワード
線分の容量をもたせると、２系統の各ラインバッファが
すぐ近くに隣接して配置され、しかも２つとも同時に動
作状態となる。従って、高密度化されたチップレイアウ
トでは二系統のラインバッファ間で相互緩衝が生じ、信
号のリークやビット情報の反転が生じる危険性がある。

故にかかる不都合を解消するためには第９図のようにす
ればよい。

第９図は本発明の更に他の実施例を示すレイアウト図で
ある。同図より明らかなように、各プレーンには夫々２
つのメモリブロックを設け、各プレーン内には夫々１つ
のラインバッファを設ける。そして、各プレーンの一方
のメモリプロ、り（ａ）　、　（ｂ）　、　（ｃ）およ
び（ｄ）と他方のメモリプロ、り（ｅ）（ｆ）（ｇ）お
よび（ｈ）とを排他的に選択できるようにすればよい。

このために、ロウアドレスの上位１ビツトが“Ｈ”レベ
ルのときはメモリブロック（ａ）〜（ｄ）を選択し、そ
れが“Ｌ”レベルの時はメモリフロック（ｅ）〜（ｈ）
を選択するようにプレデコーダ７１の出力信号線を配線
すればよい。この結果、４つのプレーンの一方のメモリ
ブロックが同時に活性化され、夫々物理的に離れた場所
に配置されたラインバッファから４ビツトのデータを並
列に取り出すことができ、ラインバッファ間の相互緩衝
による影響をなくすことができ、高密度化にとって極め
て有利である。なお、各プレーン中非選択状態にある方
のメモリブロックにおいては電力消費がないため低消費
電力化を阻害することはない。

〔発明の効果〕

以上説明したように本発明によれば複雑な回路や設計変
更を伴なうことなくラインバッファの占有面積を小さく
することかできるという優れた効果が得られる。また、
デコーダ分割方式およびセルアレイ分割方式による利点
が損われることはない。とくに、本発明によれば、従来
１本のラインバッファのためにメモリセルアレイ中の１
０ワード線分程度もの面積が必要であったのを、半減で
きるという効果はメモリの大容量化に大きく貢献できる
要因となりうる。また、種々の実施例で示したようにラ
インバッファのみならず、センスアンプやシリアルポー
トの共用化も可能となり更に大きな効果を得ることがで
きる。

なお、本発明はメモリセルアレイ部をダイナミックメモ
リとしラインバッファをスタティックメモリとするのみ
ならず、両者をともにスタティックメモリにしたり、と
もにダイナミックメモリで構成するようにした場合にも
適用できるものである。

【図面の簡単な説明】

１１図は本発明の一実施例のパターンレイアウト図、第
２図は第１図のプレーン１の内部回路ブロック図、第３
図は本発明の他の実施例のパターンレイアウト図、第４
図は第３図のプレーン１の内部回路ブロック図、第５図
は従来のデュアルポートメモリの基本ブロック図、第６
図は第５図のパターンレイアウト図、第７図は改良され
た従来のデュアルポートメモリのパターンレイアウト図
、第８図は第７図のプレーン１の内部回路ブロック図、
第９図は本発明の更に他の実施例のパターンレイアウト
図である。 ５０・・・・・・メモリセルアレイ、５１・・・・・・
ロウデコ−ダ、５２・・・・・・カラムデコーダ、５３
・・・・・・センスアンプ群、５４・・・・・・ランダ
ムポート、５５・・・・・・ラインバッファ、５６・・
・・・・シリアルポインタ、５７・・・・・・シリアル
ポート、８０．８１．２０．２１．４０・・・・・・転
送ゲート群、７０・・・・・・ロウアドレスレジスタ、
７１・・・・・・プレデコーダ、８２・・・・・・制御
回路、４３・・・・・・セルアレイ選択回路。 代理人　弁理士　　内　原　　　音 ｖＩＺ国 第４回 Ｌ、Ｂニラインバッファ 第２口 猶ｆＪ図

Claims (1)

【特許請求の範囲】
1. 　同一チップ上に複数のメモリプレーンを有し、各メモ
   リプレーン内に複数のメモリブロックを有する半導体メ
   モリにおいて、ロウアドレスの上位ビットを解読し前記
   複数のメモリブロックの中から２つ以上のメモリブロッ
   クを同時に選択する手段を設け、該選択手段によって同
   時に選択される前記２つ以上のメモリブロックを互いに
   異なるメモリブレーンに分散して配置したことを特徴と
   する半導体メモリ。