JPS63221713A - 論理回路 - Google Patents
論理回路Info
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- JPS63221713A JPS63221713A JP62055850A JP5585087A JPS63221713A JP S63221713 A JPS63221713 A JP S63221713A JP 62055850 A JP62055850 A JP 62055850A JP 5585087 A JP5585087 A JP 5585087A JP S63221713 A JPS63221713 A JP S63221713A
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- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0956—Schottky diode FET logic
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- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、論理回路に関し、特に回路動作の高速化、
最大許容ファンアウト数の増大、及び低消費電力化を目
的とするものである。
最大許容ファンアウト数の増大、及び低消費電力化を目
的とするものである。
近年、社会の高度な情報化の進展に伴って、高速、高集
積かつ低ｔｌ！ｉ費電力の半導体集積回路装置が増々要
求されてきている。その中で従来のシリコンに代わって
Ｃ；ａＡｓを代表とする■−Ｖ属系の化合物半導体を用
いた電子デバイスが上記要求をみたすものとして各所で
精力的に研究・開発されている。
積かつ低ｔｌ！ｉ費電力の半導体集積回路装置が増々要
求されてきている。その中で従来のシリコンに代わって
Ｃ；ａＡｓを代表とする■−Ｖ属系の化合物半導体を用
いた電子デバイスが上記要求をみたすものとして各所で
精力的に研究・開発されている。
ＧａＡｓを材料としたトランジスタとしてはＭＥ Ｓ
Ｆ Ｅ Ｔ （Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ Ｊｕｎｃｔｉｏｎ ＦＥＴ）＋ＨＥ ＭＴ （Ｈ４
ｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎ
ｓｉｓｔｏｒ）。
Ｆ Ｅ Ｔ （Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ Ｊｕｎｃｔｉｏｎ ＦＥＴ）＋ＨＥ ＭＴ （Ｈ４
ｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎ
ｓｉｓｔｏｒ）。
ＨＢ Ｔ （Ｈｅｔｅｒｏ Ｊｕｎｃｔｉｏｎ Ｂｉｐ
ｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）。
ｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）。
ＲＨＥ Ｔ （Ｒｅｓｏｎａｎｔ Ｈｏｔ Ｅｌｅｃｔ
ｒｏｎ Ｔｒａｎｓｉｓｔｏｒ）等が提案されているが
、ＨＥＭＴ、ＨＢＴ、ＲＨＥＴは高度なプロセス技術、
例えばＭ Ｂ Ｅ （Ｍｏｌｅｃｕｊａｒ Ｂｅａｍ
Ｅｐｉｔａｘｙ）、Ｍｏ ＣＶＤ （Ｍｅｔａｌ ｏ
ｒｇａｎｉｃ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）等によるエピタキシャル成長等が必要
とされるため、実用化にはまだ若干の時間が必要である
。これに対しＭＥＳＦＥＴは既に１６ＫＳＲＡＭ、３Ｋ
Ｇゲートアレイなどが学会発表され、ＬＳＩレベルの製
品も実用化されようとしている。
ｒｏｎ Ｔｒａｎｓｉｓｔｏｒ）等が提案されているが
、ＨＥＭＴ、ＨＢＴ、ＲＨＥＴは高度なプロセス技術、
例えばＭ Ｂ Ｅ （Ｍｏｌｅｃｕｊａｒ Ｂｅａｍ
Ｅｐｉｔａｘｙ）、Ｍｏ ＣＶＤ （Ｍｅｔａｌ ｏ
ｒｇａｎｉｃ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）等によるエピタキシャル成長等が必要
とされるため、実用化にはまだ若干の時間が必要である
。これに対しＭＥＳＦＥＴは既に１６ＫＳＲＡＭ、３Ｋ
Ｇゲートアレイなどが学会発表され、ＬＳＩレベルの製
品も実用化されようとしている。
ＧａＡｓ ＭＥＳＦＥＴを用いた論理回路としては、
Ｄ ＣＦ Ｌ （Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＰＥ
Ｔ Ｌｏｇｉｃ）、Ｂ Ｆ Ｌ （Ｂａｆｆｅｒｅｄ
ＦＥＴ Ｌｏｇｉｃ）、Ｓ ＣＦ Ｌ （Ｓｏｕｒｃｅ
Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ） 、Ｌ Ｐ Ｆ
Ｌ （Ｌｏｗ Ｐｉｎｃｈｏｆｆ−ｖｏｌｔａｇｅ
ＦＥＴ Ｌｏｇｉｃ） 、Ｓ Ｄ Ｆ Ｌ （Ｓｃ
ｈｏｔＬｋｙ−Ｄｉ。
Ｄ ＣＦ Ｌ （Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＰＥ
Ｔ Ｌｏｇｉｃ）、Ｂ Ｆ Ｌ （Ｂａｆｆｅｒｅｄ
ＦＥＴ Ｌｏｇｉｃ）、Ｓ ＣＦ Ｌ （Ｓｏｕｒｃｅ
Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ） 、Ｌ Ｐ Ｆ
Ｌ （Ｌｏｗ Ｐｉｎｃｈｏｆｆ−ｖｏｌｔａｇｅ
ＦＥＴ Ｌｏｇｉｃ） 、Ｓ Ｄ Ｆ Ｌ （Ｓｃ
ｈｏｔＬｋｙ−Ｄｉ。
ｄｅ ＦＥＴ Ｌｏｇｉｃ）等種々の回路が提案されて
いる。
いる。
ＤＣＦＬの回路例を第３図に示す、この回路は、ドレイ
ンを第１のＴＨＢ ｖ ｍｔ＋に接続しソースとゲート
を互いに接続したデプレッション型ＭＥＳＦＥＴを用い
た負荷トランジスタｌと、該負荷トランジスタ１のソー
スとゲートの共通接続点にドレインを接続しソースを第
２の電源ＧＮＤに接続しゲートに入力が与えられるエン
ハンスメント型ＭＥＳＦＥＴを用いた駆動トランジスタ
２とで構成されたＤＣＦＬインバータ回路１０が２段接
続されてなり、上記負荷トランジスタ１のソースとゲー
トの共通接続点から出力が取り出されるようになってい
る。
ンを第１のＴＨＢ ｖ ｍｔ＋に接続しソースとゲート
を互いに接続したデプレッション型ＭＥＳＦＥＴを用い
た負荷トランジスタｌと、該負荷トランジスタ１のソー
スとゲートの共通接続点にドレインを接続しソースを第
２の電源ＧＮＤに接続しゲートに入力が与えられるエン
ハンスメント型ＭＥＳＦＥＴを用いた駆動トランジスタ
２とで構成されたＤＣＦＬインバータ回路１０が２段接
続されてなり、上記負荷トランジスタ１のソースとゲー
トの共通接続点から出力が取り出されるようになってい
る。
ＤＣＦＬは構成が簡単で素子数が少なく、現在提案され
ている回路の中で最も高速、低消費電力であるため、メ
モリを始め、多くのＬＳＩに採用されている。しかし反
面、ＤＣＦＬは出力ハイレベル■。、が次段の一トラン
ジスタのクランプ電圧以下に制限されるという欠点があ
る。すなわち、第３図において、１段目のＤＣＦＬ回路
の出力は、２段目のＤＣＦＬ回路の駆動トランジスタ２
のゲート・ソース間クランプ電圧により制限される。
ている回路の中で最も高速、低消費電力であるため、メ
モリを始め、多くのＬＳＩに採用されている。しかし反
面、ＤＣＦＬは出力ハイレベル■。、が次段の一トラン
ジスタのクランプ電圧以下に制限されるという欠点があ
る。すなわち、第３図において、１段目のＤＣＦＬ回路
の出力は、２段目のＤＣＦＬ回路の駆動トランジスタ２
のゲート・ソース間クランプ電圧により制限される。
通常ＭＥＳＦＥＴのゲート・ソース間のクランプ電圧は
０．６ Ｖ程度であるため、ＶＯＲは０．６ｖ以下に制
限され、また出力ロウレベルＶＯＬは０．１Ｖ程度であ
るので、従って、論理振幅Ｖ、は０．５ｖ程度になる。
０．６ Ｖ程度であるため、ＶＯＲは０．６ｖ以下に制
限され、また出力ロウレベルＶＯＬは０．１Ｖ程度であ
るので、従って、論理振幅Ｖ、は０．５ｖ程度になる。
シリコンバイポーラトランジスタを使ったＥＣＬ回路で
は、ｖ、−０，５程度で動作しているが、これは制御性
の良いベース・エミッタ間。
は、ｖ、−０，５程度で動作しているが、これは制御性
の良いベース・エミッタ間。
電圧Ｖ□や抵抗比を用いて論理レベルを決めているから
可能であり、ＭＥＳＦＥＴを用いたＤＣＦＬでは、ｖ
ｔ＋−’Ｐ Ｎ波特性等変動しやすいパラメータに論理
レベルが影響を受けるため、０．５Ｖ程度のＶ、では充
分なノイズマージンを確保しつつ大規模な集積回路を量
産するのは非常に困難である。
可能であり、ＭＥＳＦＥＴを用いたＤＣＦＬでは、ｖ
ｔ＋−’Ｐ Ｎ波特性等変動しやすいパラメータに論理
レベルが影響を受けるため、０．５Ｖ程度のＶ、では充
分なノイズマージンを確保しつつ大規模な集積回路を量
産するのは非常に困難である。
■、を大きくするためには、レベルシフトを行ない、Ｖ
ＯＬを下げる方法があるが、出力側にソースホロワを設
けてレベルシフトを行なうのがＢＦＬ回路である。第４
図にＢＦＬの回路例を示す。
ＯＬを下げる方法があるが、出力側にソースホロワを設
けてレベルシフトを行なうのがＢＦＬ回路である。第４
図にＢＦＬの回路例を示す。
この回路は、ドレインを第゛１の電源ｖｅｅに接続しソ
ースとゲートを互いに接続したデプレッション型ＭＥＳ
ＦＥＴを用いた負荷トランジスタ１と、該負荷トランジ
スタ１のソースとゲートの共通接続点に、ドレインを接
続しソースを第２の電源ＧＮＤに接続しゲートに入力が
与えられるデプレッション型ＭＥＳＦＥＴを用いた駆動
トランジスタ２とで論理ブランチ３０が構成され、ドレ
インを第１の電源ｖ０に接続したソースホロワトランジ
スタ２０と、該ソースホロワトランジスタ２０のソース
に３個直列に接続したレベルシフトダイオードと、ドレ
インを該レベルシフトダイオードの他端に接続し共通接
続したゲートとソースを第３のｔ源ＶＳＳに接続したソ
ースホロワ定電流源トランジスタ２２とでソースホロワ
３１が構成され、上記論理ブランチ３０の負荷トランジ
スタ１のソースから取り出された論理ブランチの出力が
、ソースホロワ３１のソースホロワトランジスタ２０の
ゲートに入力され、上記ソー、スホロワ定電流源トラン
ジスタ２２のドレインからレベルシフトされたＢＦＬ回
路の出力が得られるように構成されている。
ースとゲートを互いに接続したデプレッション型ＭＥＳ
ＦＥＴを用いた負荷トランジスタ１と、該負荷トランジ
スタ１のソースとゲートの共通接続点に、ドレインを接
続しソースを第２の電源ＧＮＤに接続しゲートに入力が
与えられるデプレッション型ＭＥＳＦＥＴを用いた駆動
トランジスタ２とで論理ブランチ３０が構成され、ドレ
インを第１の電源ｖ０に接続したソースホロワトランジ
スタ２０と、該ソースホロワトランジスタ２０のソース
に３個直列に接続したレベルシフトダイオードと、ドレ
インを該レベルシフトダイオードの他端に接続し共通接
続したゲートとソースを第３のｔ源ＶＳＳに接続したソ
ースホロワ定電流源トランジスタ２２とでソースホロワ
３１が構成され、上記論理ブランチ３０の負荷トランジ
スタ１のソースから取り出された論理ブランチの出力が
、ソースホロワ３１のソースホロワトランジスタ２０の
ゲートに入力され、上記ソー、スホロワ定電流源トラン
ジスタ２２のドレインからレベルシフトされたＢＦＬ回
路の出力が得られるように構成されている。
上記のように構成されたＢＦＬ回路においては、ソース
ホロワ３１でのレベルシフトダイオード２１の数を変え
ることにより自由にｖｔを設定することができるため、
ＤＣＦＬ回路のようなりＬが小さいことに起因する製作
の困難さは取り除かれる。しかし、ＢＦＬでは、レベル
シフトを１を流配分の多い出力側で行なうため、レベル
シフト段の電源電圧が高いことも相まって、消費電力が
シリコンのＥＣＬ回路と同等か、それ以上になってしま
う。
ホロワ３１でのレベルシフトダイオード２１の数を変え
ることにより自由にｖｔを設定することができるため、
ＤＣＦＬ回路のようなりＬが小さいことに起因する製作
の困難さは取り除かれる。しかし、ＢＦＬでは、レベル
シフトを１を流配分の多い出力側で行なうため、レベル
シフト段の電源電圧が高いことも相まって、消費電力が
シリコンのＥＣＬ回路と同等か、それ以上になってしま
う。
ＢＦＬ回路は出力側でレベルシフトを行なうが、消費電
力の低減を図るために入力側でレベルシフトを行なうの
が５ＤＦＬである。第５図に５ＤＦＬの回路例を示す０
零回路例では２人力ＮＯＲ回路を示す、この５ＤＦＬ回
路は、２つの入力ＩＮ１．１Ｎ２にそれぞれ一端を接続
し他端を共通接続し順方向に挿入された入力レベルシフ
トダイオード１３ａ、５ｂと、前記共通接続点にドレイ
ンを接続しソース及びゲートを第３のｔ ｆｌｖ＊ｘに
接続した入力プルダウントランジスタ４と、上記入力レ
ベルシフトダイオード６ａ、６ｂの共通接続点にゲート
を接続し第２のｉ［ＧＮＤにソースを接続した駆動トラ
ンジスタ２と、該駆動トランジスタ２のドレインにソー
ス及びゲートを接続しドレインを第１の電源Ｖ１ｍｌに
接続した負荷トランジスタ１とで構成され、上記負荷ト
ランジスタ１のソースから論理出力を得るようになって
いる。
力の低減を図るために入力側でレベルシフトを行なうの
が５ＤＦＬである。第５図に５ＤＦＬの回路例を示す０
零回路例では２人力ＮＯＲ回路を示す、この５ＤＦＬ回
路は、２つの入力ＩＮ１．１Ｎ２にそれぞれ一端を接続
し他端を共通接続し順方向に挿入された入力レベルシフ
トダイオード１３ａ、５ｂと、前記共通接続点にドレイ
ンを接続しソース及びゲートを第３のｔ ｆｌｖ＊ｘに
接続した入力プルダウントランジスタ４と、上記入力レ
ベルシフトダイオード６ａ、６ｂの共通接続点にゲート
を接続し第２のｉ［ＧＮＤにソースを接続した駆動トラ
ンジスタ２と、該駆動トランジスタ２のドレインにソー
ス及びゲートを接続しドレインを第１の電源Ｖ１ｍｌに
接続した負荷トランジスタ１とで構成され、上記負荷ト
ランジスタ１のソースから論理出力を得るようになって
いる。
次に第５図に示す５ＤＦＬ回路の動作について説明する
。
。
入力ＩＮＩ、ＩＮ２に与えられた論理レベルは入力レベ
ルシフトダイオード５ａ、６ｂによってそれぞれレベル
シフトされて駆動トランジスタ２のゲートに与えられる
。入力プルダウントランジスタ４は入力レベルシフトダ
イオード６ａ、６ｂにほぼ一定の電流を流す定電流源と
して働く、この回路では、入力レベルシフトダイオード
５ａ。
ルシフトダイオード５ａ、６ｂによってそれぞれレベル
シフトされて駆動トランジスタ２のゲートに与えられる
。入力プルダウントランジスタ４は入力レベルシフトダ
イオード６ａ、６ｂにほぼ一定の電流を流す定電流源と
して働く、この回路では、入力レベルシフトダイオード
５ａ。
６ｂは各入力ＩＮＩ、ｌＮ２ｑついて一段挿入されてい
るので約０．６ｖのレベルシフトが生じる。
るので約０．６ｖのレベルシフトが生じる。
駆動トランジスタ２のゲートに与えられる論理レベルは
、ハイレベルでは、ＤＣＦＬと同様、ソース・ゲート間
のクランプ電圧である０、６ｖ程度にクランプされるが
、ロウレベルではＶ６Ｌが０．１ｖとするとＯ，ＳＶの
レベルシフトを受けて、−Ｏ，ＳＶ程度になる。従って
この回路では、■Ｌは１．１■となりＤ ＣＦ Ｌ（７
）０．５ Ｖと比ベテ、２倍強ノｖ、の拡大となり、Ｖ
□等のデバイスパラメータの変動に強い回路となる。ま
たこの回路は入力側でレベルシフトを行なっているので
、レベルシフト部を流れるｔ流は比較的小さく、ＢＦＬ
はど消費電力は大きくない、なお、第５図において駆動
トランジスタ２はエンハンスメント型ＭＥ Ｓ Ｆ Ｅ
Ｔとしたが、これは浅めのデブレッシッンＭＥＳＦＥＴ
を用いることもある。
、ハイレベルでは、ＤＣＦＬと同様、ソース・ゲート間
のクランプ電圧である０、６ｖ程度にクランプされるが
、ロウレベルではＶ６Ｌが０．１ｖとするとＯ，ＳＶの
レベルシフトを受けて、−Ｏ，ＳＶ程度になる。従って
この回路では、■Ｌは１．１■となりＤ ＣＦ Ｌ（７
）０．５ Ｖと比ベテ、２倍強ノｖ、の拡大となり、Ｖ
□等のデバイスパラメータの変動に強い回路となる。ま
たこの回路は入力側でレベルシフトを行なっているので
、レベルシフト部を流れるｔ流は比較的小さく、ＢＦＬ
はど消費電力は大きくない、なお、第５図において駆動
トランジスタ２はエンハンスメント型ＭＥ Ｓ Ｆ Ｅ
Ｔとしたが、これは浅めのデブレッシッンＭＥＳＦＥＴ
を用いることもある。
また、第６図は従来の２人力ＬＰＦＬ回路を示す、この
回路は、２つの入力ＩＮ１．ＩＮ２にそれぞれ一端を接
続し他端を共通接続し順方向に挿入した入力レベルシフ
トダイオード５ａ、５ｂと、その共通接続点にドレイン
を接続しソース及びゲートを第２の電源ＧＮＤに接続し
た入力プルダウントランジスタ４と、上記入力レベルシ
フトダイオード５ａ、５ｂの共通接続点にゲートを接続
し第２のｔＢＧＮＤにソースを接続した駆動トランジス
タ２と、該駆動トランジスタ２のドレインにソース及び
ドレインを接続し、ドレインを第１の電ａ Ｖ ｅ ｓ
に接続した負荷トランジスタ１とで構成され、該負荷ト
ランジスタ１のソースから論理出力を得るようになって
いる。
回路は、２つの入力ＩＮ１．ＩＮ２にそれぞれ一端を接
続し他端を共通接続し順方向に挿入した入力レベルシフ
トダイオード５ａ、５ｂと、その共通接続点にドレイン
を接続しソース及びゲートを第２の電源ＧＮＤに接続し
た入力プルダウントランジスタ４と、上記入力レベルシ
フトダイオード５ａ、５ｂの共通接続点にゲートを接続
し第２のｔＢＧＮＤにソースを接続した駆動トランジス
タ２と、該駆動トランジスタ２のドレインにソース及び
ドレインを接続し、ドレインを第１の電ａ Ｖ ｅ ｓ
に接続した負荷トランジスタ１とで構成され、該負荷ト
ランジスタ１のソースから論理出力を得るようになって
いる。
このＬＰＦＬ回路では、入力レベルシフト部分が５ＤＦ
ＬのようにＶ、でなくＧＮＤで終端されるため、電源は
２種類で済むという利点はあるものの、入力に加えられ
る論理振幅は大きいが駆動トランジスタ２のゲートに印
加される論理振幅は減少してしまうという欠点がある。
ＬのようにＶ、でなくＧＮＤで終端されるため、電源は
２種類で済むという利点はあるものの、入力に加えられ
る論理振幅は大きいが駆動トランジスタ２のゲートに印
加される論理振幅は減少してしまうという欠点がある。
しかし、それでもなお、ＤＣＦＬに比べ、入力に加えら
れる論理振幅は大きいため、ノイズに強く、また駆動ト
ランジスタ２のゲートに印加されるｓ Ｌ ｓレベルは
入力プルダウントランジスタ４の働きでほぼＯ■になる
ので、ＤＣＦＬに比べ゛約１００ｎ Ｖ動作に余裕がで
きる。
れる論理振幅は大きいため、ノイズに強く、また駆動ト
ランジスタ２のゲートに印加されるｓ Ｌ ｓレベルは
入力プルダウントランジスタ４の働きでほぼＯ■になる
ので、ＤＣＦＬに比べ゛約１００ｎ Ｖ動作に余裕がで
きる。
従来の５ＤＦＬ回路は以上のように構成されているので
、次のような問題点がある。
、次のような問題点がある。
即ち、入力がＨ−Ｌに変化する時、駆動トランジスタ２
のゲート・ソース許容Ｗｋ Ｃｓ ｓを急速に放電する
ためには、入力プルダウントランジスタ４を大きくする
必要があるが、入力レベルシフト部分に流れる電流は前
段の負荷トランジス′りから供給されるので、ファンア
ウトを大きくとるために入力プルダウントランジスタ４
はあまり大きくできない、また入力プルダウントランジ
スタ４を大きくすると入力がＬ−Ｈに変化する時駆動ト
ランジスタ２のＣ１の充電が遅れ、動作速度が低下して
しまう、このように、入力プルダウントランジスタ４の
大きさの設定にあたっては相反する要素があるため、上
述の全てを満足させることができないという問題点があ
った。
のゲート・ソース許容Ｗｋ Ｃｓ ｓを急速に放電する
ためには、入力プルダウントランジスタ４を大きくする
必要があるが、入力レベルシフト部分に流れる電流は前
段の負荷トランジス′りから供給されるので、ファンア
ウトを大きくとるために入力プルダウントランジスタ４
はあまり大きくできない、また入力プルダウントランジ
スタ４を大きくすると入力がＬ−Ｈに変化する時駆動ト
ランジスタ２のＣ１の充電が遅れ、動作速度が低下して
しまう、このように、入力プルダウントランジスタ４の
大きさの設定にあたっては相反する要素があるため、上
述の全てを満足させることができないという問題点があ
った。
この発明は上記のような問題点を解消するためになされ
たもので、入力Ｈ−Ｌ時、Ｌ−８時の双方の動作の高速
化を図ることができ、かつ最大許容ファンアウト数の増
大、低消費電力化を図ることができる論理回路を得るこ
とを目的とする。
たもので、入力Ｈ−Ｌ時、Ｌ−８時の双方の動作の高速
化を図ることができ、かつ最大許容ファンアウト数の増
大、低消費電力化を図ることができる論理回路を得るこ
とを目的とする。
この発明に係る半導体集積回路装置は、当該論理回路の
出力をフィードバックして入力プルダウント用うンジス
タを制御するためのフィードバック回路を設けたもので
ある。
出力をフィードバックして入力プルダウント用うンジス
タを制御するためのフィードバック回路を設けたもので
ある。
この発明においては、入力プルダウン用トランジスタを
論理出力によりフィードバック制御するようにしたので
、駆動用トランジスタのゲート・ソース許容量の充放電
が急速に行われて論理出力の上昇、下降がそれぞれ加速
されることとなり、回路動作の高速化、ｊｌ大許容ファ
ンアウト数の増大及び低消費電力化を図ることができる
。
論理出力によりフィードバック制御するようにしたので
、駆動用トランジスタのゲート・ソース許容量の充放電
が急速に行われて論理出力の上昇、下降がそれぞれ加速
されることとなり、回路動作の高速化、ｊｌ大許容ファ
ンアウト数の増大及び低消費電力化を図ることができる
。
以下、この発明の実施例を図について説明する。
但し、この実施例の説明におい、て従来の技術の説明と
重複する部分については適宜その説明を省略する。
重複する部分については適宜その説明を省略する。
第１図はこの発明の一実施例による論理回路を示す回路
図である０図において、第５図と同一符号は同−又は相
当する部分を示す０本実施例は、ソース及びゲートを第
２のｔ源ＧＮＤに接続したデプレッシッン型ＭＥＳＦＥ
Ｔを用いたフィードバックプルダウントランジスタ３と
、負荷トランジスタ゛１のソース・ゲートに一端を接続
し他端を上記フィードバックプルダウントランジスタ３
のドレインに順方向に接続したフィードバックダイオー
ド５とをフィードバック回路として第５図に示す従来回
路に付加し、入力プルダウントランジスタ４をエンハン
スメント型ＭＥｓＦＥＴとし、そのゲートを上記フィー
ドバックプルダウントランジスタ３のドレインに接続し
たものである。
図である０図において、第５図と同一符号は同−又は相
当する部分を示す０本実施例は、ソース及びゲートを第
２のｔ源ＧＮＤに接続したデプレッシッン型ＭＥＳＦＥ
Ｔを用いたフィードバックプルダウントランジスタ３と
、負荷トランジスタ゛１のソース・ゲートに一端を接続
し他端を上記フィードバックプルダウントランジスタ３
のドレインに順方向に接続したフィードバックダイオー
ド５とをフィードバック回路として第５図に示す従来回
路に付加し、入力プルダウントランジスタ４をエンハン
スメント型ＭＥｓＦＥＴとし、そのゲートを上記フィー
ドバックプルダウントランジスタ３のドレインに接続し
たものである。
次に作用効果について説明する。
論理回路の出力は、フィードバックダイオード５によっ
て約０．６ Ｖレベルシフトされて入力プルダウントラ
ンジスタ４のゲートに印加され、入力プルダウントラン
ジスタ４の電流を制御する。
て約０．６ Ｖレベルシフトされて入力プルダウントラ
ンジスタ４のゲートに印加され、入力プルダウントラン
ジスタ４の電流を制御する。
入力ＩＮ１．ＩＮ２の少なくとも１つが、′Ｈ＃の時、
論理出力は“Ｌ”となり、入力プルダウントランジスタ
４は力フトオフしている６次に入力が全て“Ｌ”になる
と論理回路の出力は上昇しはじめるが、この上昇に体っ
て入力プルダウントランジスタ４も導通状態になり駆動
トランジスタ２のＣＧＷを急速に放電し更に論理出力の
上昇を加速する。同様に入力の全てが“Ｌ′の状態から
、少なくとも１つが１Ｈ”になるとき、論理出力は“Ｈ
ｏから下降しはじめるが、フィードパ７りにより入力プ
ルダウントランジスタ４が導通状態からカットオフ状態
になり、このため駆動トランジスタ２のＣＳＳの充電が
急速に行なわれ、更に論理出力の下降を加速する。
論理出力は“Ｌ”となり、入力プルダウントランジスタ
４は力フトオフしている６次に入力が全て“Ｌ”になる
と論理回路の出力は上昇しはじめるが、この上昇に体っ
て入力プルダウントランジスタ４も導通状態になり駆動
トランジスタ２のＣＧＷを急速に放電し更に論理出力の
上昇を加速する。同様に入力の全てが“Ｌ′の状態から
、少なくとも１つが１Ｈ”になるとき、論理出力は“Ｈ
ｏから下降しはじめるが、フィードパ７りにより入力プ
ルダウントランジスタ４が導通状態からカットオフ状態
になり、このため駆動トランジスタ２のＣＳＳの充電が
急速に行なわれ、更に論理出力の下降を加速する。
このように、論理出力をフィードバックして入力プルダ
ウントランジスタ４を制御することにより、論理動作の
高速化を図ることができ、ｔｐＬＨ（出力がＬ−Ｈと変
化する時の遅延）とｔｐＨしく出力がＨ−Ｌと変化する
晩の遅延）の両方を高速にすることができる。このため
、第５図に示す従来例で説明したようなｔｐＬＨ，ｔｐ
ＨＬ双方を高速にするための通切な入力プルダウントラ
ンジスタの大きさがないというジレンマから解放される
こととなる。
ウントランジスタ４を制御することにより、論理動作の
高速化を図ることができ、ｔｐＬＨ（出力がＬ−Ｈと変
化する時の遅延）とｔｐＨしく出力がＨ−Ｌと変化する
晩の遅延）の両方を高速にすることができる。このため
、第５図に示す従来例で説明したようなｔｐＬＨ，ｔｐ
ＨＬ双方を高速にするための通切な入力プルダウントラ
ンジスタの大きさがないというジレンマから解放される
こととなる。
更に第５図に示す従来例では、前段の負荷トランジスタ
１から入力レベルシフト部分の電流が供給されるため、
ファンアウト数が制限されるが、本実施例によれば、上
述したように入力に“Ｈ。
１から入力レベルシフト部分の電流が供給されるため、
ファンアウト数が制限されるが、本実施例によれば、上
述したように入力に“Ｈ。
が印加される時にはフィードバック回路の働きにより入
力プルダウントランジスタ４には電流が流れないか、若
しくは極めて小さい値になるので、ファンアウト数の制
限は緩和される。ここ士、入力が“Ｌ”の時には、前述
したように、入力プルダウントランジスタ４には電流が
流れるが、を塊が流れることにより前段のＶ。Ｌは更に
下がる向きに変化するので、ファンアウト数の制限には
影響しない、さらに、このようにファンアウト数の制限
が緩和されることにより、論理回路当りの低消費電力化
が可能になるという利点も生ずる。すなわち、論理設計
において、ファンアウト数に制限があると、例えばバッ
ファを追加するなどの手段が必要になるため、より多く
のファンアウトが可能な事は装置の高速化、低消費電力
化等に寄与することとなる。従来の回路では、ファンア
ウトの制限を少しでも緩和するため負荷トランジスタ１
を大きくして、負荷電流を大きく設計していたが、本実
施例では、フィードバック回路の働きにより、負荷電流
を小さくすることが可能となり、そのため、各トランジ
スタも小さく設計でき、これにより、同じ動作速度で良
ければ、更により一層の低電流化が図れ、フィードバッ
ク回路の電流が増加するものの全体としては低電力化を
図ることができる。
力プルダウントランジスタ４には電流が流れないか、若
しくは極めて小さい値になるので、ファンアウト数の制
限は緩和される。ここ士、入力が“Ｌ”の時には、前述
したように、入力プルダウントランジスタ４には電流が
流れるが、を塊が流れることにより前段のＶ。Ｌは更に
下がる向きに変化するので、ファンアウト数の制限には
影響しない、さらに、このようにファンアウト数の制限
が緩和されることにより、論理回路当りの低消費電力化
が可能になるという利点も生ずる。すなわち、論理設計
において、ファンアウト数に制限があると、例えばバッ
ファを追加するなどの手段が必要になるため、より多く
のファンアウトが可能な事は装置の高速化、低消費電力
化等に寄与することとなる。従来の回路では、ファンア
ウトの制限を少しでも緩和するため負荷トランジスタ１
を大きくして、負荷電流を大きく設計していたが、本実
施例では、フィードバック回路の働きにより、負荷電流
を小さくすることが可能となり、そのため、各トランジ
スタも小さく設計でき、これにより、同じ動作速度で良
ければ、更により一層の低電流化が図れ、フィードバッ
ク回路の電流が増加するものの全体としては低電力化を
図ることができる。
このように、本実施例による論理回路の性能の改善には
著しいものがあり、その効果は極めて顕著である。
著しいものがあり、その効果は極めて顕著である。
なお、上記実施例では、入力プルダウントランジスタと
して、エンハンスメントタイプのＭＥＳＦＥＴを用いだ
か、入力“Ｈ：時にもレベルシフト素子に若干の電流を
流したい場合などには、デブレ７ションタイプのＭＥＳ
ＦＥＴを用いても何ら問題はない。
して、エンハンスメントタイプのＭＥＳＦＥＴを用いだ
か、入力“Ｈ：時にもレベルシフト素子に若干の電流を
流したい場合などには、デブレ７ションタイプのＭＥＳ
ＦＥＴを用いても何ら問題はない。
第２図はこの発明の他の実施例による論理回路を示す１
本実施例は第６ｒｊ！Ｊに示す従来の入力側にレベルシ
フト回路を有する２人力ＬＰＦＬに関するものである。
本実施例は第６ｒｊ！Ｊに示す従来の入力側にレベルシ
フト回路を有する２人力ＬＰＦＬに関するものである。
本実施例においても、上記実施例と同様、フィードバッ
ク回路が、フィードバックダイオード５とフィードバッ
クプルダウントランジスタ３とから構成され、該フィー
ドバックプルダウントランジスタ３のドレインに入力プ
ルダウントランジスタ４のゲートが接続されている。
ク回路が、フィードバックダイオード５とフィードバッ
クプルダウントランジスタ３とから構成され、該フィー
ドバックプルダウントランジスタ３のドレインに入力プ
ルダウントランジスタ４のゲートが接続されている。
本実施例においても、フィードバック回路は、上記実施
例と同様の動作を行ない、論理動作速度の高速化、ファ
ンアウト数制限の緩和、並びに低消費電力化を図ること
ができるという利点がある。
例と同様の動作を行ない、論理動作速度の高速化、ファ
ンアウト数制限の緩和、並びに低消費電力化を図ること
ができるという利点がある。
なお、上記実施例ではフィードバック部分のフィードバ
ック素子として、順方向に接続したダイオードを用いた
が、これは抵抗を用いても良く、また同様にフィードバ
ンクプルダウントランジスタの代りに抵抗を用いても良
い。
ック素子として、順方向に接続したダイオードを用いた
が、これは抵抗を用いても良く、また同様にフィードバ
ンクプルダウントランジスタの代りに抵抗を用いても良
い。
また、上記実施例では、５ＤＦＬ回路、ＬＰＦＬ回路に
ついて説明したが、本発明は入力のレベルシフトを行う
回路を有する論理回路であれば、−船釣に通用可能であ
る。
ついて説明したが、本発明は入力のレベルシフトを行う
回路を有する論理回路であれば、−船釣に通用可能であ
る。
以上のように、この発明の論理回路によれば、当該論理
回路の出力をフィードバックして入力プルダウン用トラ
ンジスタを制御するようにしたので、回路動作の高速化
、１大許容フアンアウト数の増大、及び低消費電力化を
図ることができる効果がある。
回路の出力をフィードバックして入力プルダウン用トラ
ンジスタを制御するようにしたので、回路動作の高速化
、１大許容フアンアウト数の増大、及び低消費電力化を
図ることができる効果がある。
第１図はこの発明の一実施例による論理回路を示す回路
図、第２図はこの発明の他の実施例による論理回路を示
す回路図、第３図、第４図、第５図、第６図は従来の論
理回路を示す回路図である。 図において、１は負荷トランジスタ、２は駆動トランジ
スタ、３はフィードバックプルダウントランジスタ、４
は入力ブルダウ゛ントランジスタ、５はフィードバック
ダイオード、６ａ、５ｂは入力レベルシフトダイオード
である。 なお図中同一符号は同−又は相当部分を示す。
図、第２図はこの発明の他の実施例による論理回路を示
す回路図、第３図、第４図、第５図、第６図は従来の論
理回路を示す回路図である。 図において、１は負荷トランジスタ、２は駆動トランジ
スタ、３はフィードバックプルダウントランジスタ、４
は入力ブルダウ゛ントランジスタ、５はフィードバック
ダイオード、６ａ、５ｂは入力レベルシフトダイオード
である。 なお図中同一符号は同−又は相当部分を示す。
Claims (4)
- （１）入力のレベルをシフトするためのレベルシフト用
回路と、後述する駆動用トランジスタのゲート・ソース
間容量の充放電を行う入力プルダウン用トランジスタと
を有する入力部と、 第１、第２電源間に設けられ、上記レベルシフト用回路
の出力により制御される駆動用トランジスタを有する出
力部とを備えた論理回路において、該論理回路の出力に
より上記入力プルダウン用トランジスタの導通、非導通
を制御するフィードバック回路を備えたことを特徴とす
る論理回路。 - （２）上記フィードバック回路は、 論理回路の出力と上記入力プルダウン用トランジスタと
の間に接続された第１の抵抗体と、上記第２電源と上記
入力プルダウン用トランジスタとの間に接続された第２
の抵抗体とからなることを特徴とする特許請求の範囲第
１項記載の論理回路。 - （３）上記第１の抵抗体は、論理回路の出力がアノード
に接続されたダイオードであることを特徴とする特許請
求の範囲第２項記載の論理回路。 - （４）上記第２の抵抗体は、ソース及びゲートが上記第
２電源に、ドレインが上記入力プルダウン用トランジス
タのゲートに接続されたデプレッション型トランジスタ
であることを特徴とする特許請求の範囲第２項又は第３
項記載の論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055850A JPH0752837B2 (ja) | 1987-03-11 | 1987-03-11 | 論理回路 |
| US07/167,088 US4931669A (en) | 1987-03-11 | 1988-03-11 | High speed logic circuit having output feedback |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055850A JPH0752837B2 (ja) | 1987-03-11 | 1987-03-11 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63221713A true JPS63221713A (ja) | 1988-09-14 |
| JPH0752837B2 JPH0752837B2 (ja) | 1995-06-05 |
Family
ID=13010516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62055850A Expired - Lifetime JPH0752837B2 (ja) | 1987-03-11 | 1987-03-11 | 論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4931669A (ja) |
| JP (1) | JPH0752837B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008687A (en) * | 1988-08-29 | 1999-12-28 | Hitachi, Ltd. | Switching circuit and display device using the same |
| JPH02117211A (ja) * | 1988-10-27 | 1990-05-01 | Fujitsu Ltd | 半導体装置 |
| US5182473A (en) * | 1990-07-31 | 1993-01-26 | Cray Research, Inc. | Emitter emitter logic (EEL) and emitter collector dotted logic (ECDL) families |
| JPH089738B2 (ja) * | 1991-04-05 | 1996-01-31 | 川崎製鉄株式会社 | バックリング発生予測装置 |
| US5168176A (en) * | 1991-07-23 | 1992-12-01 | Standard Microsystems Corporation | Apparatus and method to prevent the unsettling of a quiescent, low output channel caused by ground bounce induced by neighboring output channels |
| JPH0548431A (ja) * | 1991-08-20 | 1993-02-26 | Fujitsu Ltd | 論理回路 |
| US20200127454A1 (en) * | 2018-10-22 | 2020-04-23 | David L. Whitney | Voltage clamp |
| US12028059B2 (en) * | 2022-03-17 | 2024-07-02 | Raytheon Company | Common gate input circuit for III/V D-mode buffered FET logic (BFL) |
| US12396196B2 (en) * | 2022-08-19 | 2025-08-19 | Globalfoundries U.S. Inc. | Protective structure with depletion-mode and enhancement-mode transistors |
| CN115865061B (zh) * | 2023-03-02 | 2023-05-12 | 康希通信科技（上海）有限公司 | 射频开关的辅助控制电路以及射频开关的逻辑转换电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4216390A (en) | 1978-10-04 | 1980-08-05 | Rca Corporation | Level shift circuit |
| JPS58103232A (ja) * | 1981-12-16 | 1983-06-20 | Matsushita Electric Ind Co Ltd | インバ−タ回路 |
| JPS5999819A (ja) * | 1982-11-27 | 1984-06-08 | Hitachi Ltd | 入力インタ−フエイス回路 |
| US4743782A (en) * | 1984-11-09 | 1988-05-10 | Honeywell Inc. | GaAs level-shift logic interface circuit |
| US4661726A (en) * | 1985-10-31 | 1987-04-28 | Honeywell Inc. | Utilizing a depletion mode FET operating in the triode region and a depletion mode FET operating in the saturation region |
-
1987
- 1987-03-11 JP JP62055850A patent/JPH0752837B2/ja not_active Expired - Lifetime
-
1988
- 1988-03-11 US US07/167,088 patent/US4931669A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752837B2 (ja) | 1995-06-05 |
| US4931669A (en) | 1990-06-05 |
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