JPH0629829A

JPH0629829A - 改善された低出力レベルを備えたＢｉＣＭＯＳ励振器

Info

Publication number: JPH0629829A
Application number: JP4099992A
Authority: JP
Inventors: Bruce M Fleischer; ブルース、マーチン、フレイシャー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-06-05
Filing date: 1992-04-20
Publication date: 1994-02-04
Anticipated expiration: 2011-10-16
Also published as: US5191240A; JP2543285B2; EP0517010A1

Abstract

(57)【要約】（修正有）【目的】全速度および静的（抵抗性）負荷において、
従来技術の回路よりも接地に近い改善された低出力レベ
ルを備えたＢｉＣＭＯＳ励振器を提供する。【構成】バイポーラ型出力トランジスタが約０．３Ｖ
までの出力電圧についてオンのままである、低い電圧降
下とゲーテッドダイオードプルダウンを一体にしてい
る。このゲーテッドダイオードの電圧降下は、素子サイ
ズ比によって、出力トランジスタを過飽和に励振するこ
となく０．５Ｖ未満に設定される。本回路では、ゲーテ
ッドダイオードプルダウンＮＰＮ型トランジスタＱＮＰ
Ｎ２が出力端子と接地と間に結合されている。第１のＣ
ＭＯＳトランジスタの対ＱＮ３Ａ，ＱＮ４Ａが出力端子
とトランジスタＱＮＰＮ２のベースとの間に結合され、
第２のＣＭＯＳトランジスタの対がＱＮ３Ｂ，ＱＮ４Ｂ
出力端子と電源との間に結合されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、全速度および静的抵抗
負荷において、従来技術の回路よりも接地に近い改善さ
れた低出力レベルを備えたＢｉＣＭＯＳ励振器に関す
る。

【０００２】より詳しくいえば、本発明は、説明の通
り、ゲーテッドダイオードプルダウンと低電圧降下とを
一体にしており、かつ、そのバイポーラ出力トランジス
タが約０．３Ｖまでの出力電圧についてオン状態を保持
する、ＢｉＣＭＯＳ（バイポーラ／ＣＭＯＳ混合型）励
振器に関する。

【０００３】

【従来の技術】従来のＢｉＣＭＯＳＮＡＮＤ回路は、
ゲーテッドダイオードを出力と接地の間でオンにするこ
とにより、低出力レベルをもたらす。このゲーテッドダ
イオードは、１ＶＢＥ（〜０．８５Ｖ）未満の出力電圧
で静電流をシンクできない。しかし、実際には、その出
力は波形の立ち下がり区間でこのレベルを行き過ぎてし
まう。励振器の負荷が純粋に容量性であれば、静的ロー
レベルは、負荷キャパシタンスおよび漏れ電流といった
要因にもよるが、０．３Ｖ〜０．７Ｖの範囲となり得
る。

【０００４】ＣＭＯＳではなくＢｉＣＭＯＳで励振器を
設計することの主要な利点は、大きな負荷キャパシタン
スに対する少ない遅延、および、キャパシタンスおよび
温度に対するその遅延の低感度である。その主な性能の
短所は、ＢｉＣＭＯＳ励振器の部分的なスイング出力に
由来し、それが以降のＣＭＯＳまたはＢｉＣＭＯＳ回路
の遅延を増大させる原因となり、ノイズマージンを低減
させ、後段での著しい静的電力損の原因となり得る。Ｃ
ＭＯＳ電源電圧がスケールダウンするにつれて、ゲーテ
ッドダイオードの電圧降下はスケールダウンせず、それ
に比例してより低電源電圧で大きくなるので、それらの
問題はいっそう深刻になる。

【０００５】従来技術において、エキストラノードが小
型ＣＭＯＳインバータによってその出力で励振される数
種のフルスイング形ＢｉＣＭＯＳ回路が提起されてい
る。出力が落ちた後、エキストラノードの電圧は上昇
し、小型トランジスタをオンにさせ、その後、その出力
は接地に放電される。こうしたフルスイング形回路は、
容量性負荷に放電している間、静的状態にある場合にの
みフルスイングが得られる。追加されたＭＯＳトランジ
スタは比較的弱く、初期遷移の遅延または形状に影響せ
ず、従って、全速度で動作するフルスイング形励振器
は、従来のＢｉＣＭＯＳ励振器と同様の出力波形を有す
る。比較的低周波数であっても、その小さな初期遷移は
そのまま、以降のＣＭＯＳまたはＢｉＣＭＯＳ段で低減
された励振をもたらす。また、ＮＦＥＴのＶＧＳを３．
６Ｖから３．３Ｖまたは３．０Ｖへと低減させること
は、その最大出力電流をそれぞれ約１３％または２５％
低減させることも指摘しておかなければならない。

【０００６】一般に、従来技術は、各種設計の他のＢｉ
ＣＭＯＳ励振器を提供しているが、本発明は、本技術の
発展の現段階で同種の回路にとって最良の設計を提供す
るものである。

【０００７】Ｍａｓｕｄａらによる“ＣＭＯＳ−ＢｉＣ
ＭＯＳＧａｔｅＣｉｒｃｕｉｔ”と題する米国特許
第４，８９０，０１７号は、相補形電界効果トランジス
タとバイポーラ型トランジスタとの組合せ、および、相
補形電界効果トランジスタおよびバイポーラ型トランジ
スタがオフにされた時にこれらのトランジスタから蓄積
電荷を放電するための放電を特徴とする高速動作・低電
力消費ゲート回路を開示している。

【０００８】Ｕｅｎｏらによる“ＢｉＣＭＯＳＬｏｇ
ｉｃＣｉｒｃｕｉｔＨａｖｉｎｇａＴｏｔｅｍ
ＰｏｌｅＴｙｐｅＯｕｔｐｕｔＢｕｆｆｅｒ
Ｓｅｃｔｉｏｎ”と題する米国特許第４，８４５，３８
６号は、プルアップＮＰＮバイポーラ型トランジスタお
よびプルダウンＮＰＮバイポーラ型トランジスタを含む
トーテムポール形出力バッファ部を記載している。これ
らのＮＰＮバイポーラ型トランジスタは、第１のＭＯＳ
ＦＥＴによって選択的にスイッチ制御される。他方のＮ
ＰＮバイポーラ型トランジスタは、プルダウンＮＰＮバ
イポーラ型トランジスタとダーリントン接続されてお
り、第２のＭＯＳＦＥＴによってスイッチ制御される。
この第２のＭＯＳＦＥＴは、第１のものと同じ伝導形式
をしており、第１のＭＯＳＦＥＴのゲートに接続された
ゲートを有する。

【０００９】Ｍａｓｕｏｋａらによる“ＢｉＣＭＯＳ
ＬｏｇｉｃＣｉｒｃｕｉｔｗｉｔｈＡｄｄｉｔｉ
ｏｎａｌＤｒｉｖｅｔｏｔｈｅＰｕｌｌ−Ｄｏ
ｗｎＢｉｐｏｌａｒＯｕｔｐｕｔＴｒａｎｓｉｓｔ
ｏｒ”と題する米国特許第４，７７９，０１４号は、１
以上の信号入力端子と、出力端子と、出力端子を放電す
るために出力端子と基準電位端子との間に結合された第
１のバイポーラ型トランジスタを含む出力回路と、第１
のバイポーラ型トランジスタに前記１以上の信号入力端
子に供給された信号に対応するレベルの信号を供給する
ためのＭＯＳ形論理回路とを含む論理回路を記載してい
る。この論理回路はさらに、出力端子の信号に応答して
バイポーラ型トランジスタにベース電流の一部を供給す
るための、電源端子とバイポーラ型トランジスタのベー
スとの間に結合された制御用ＭＯＳトランジスタを含
む。同特許では、ロードロップゲーテッドダイオードを
用いたＢｉＣＭＯＳＮＡＮＤ励振器の実施例が、プル
ダウンＮＰＮバイポーラ型トランジスタが飽和するとい
う論述によって、従来技術として言及されている。実
際、領域Ａ／Ｂ幅比の適切な選択により、低出力電圧
を、ＱＮＰＮ２を過飽和に励振することなく信頼性をも
って０．５Ｖ以下に設定することができる。

【００１０】Ｕｒａｇａｍｉらによる“ＨｉｇｈＳｐ
ｅｅｄＢ−ＭＯＳＳｗｉｔｃｈｉｎｇＣｉｒｃｕ
ｉｔ”と題する米国特許第４，６９４，２０３号は、出
力段でトーテムポール形で接続された２のＮＰＮ型バイ
ポーラトランジスタと、ＣＭＯＳインバータと、上記ト
ランジスタを相補式に励振するためのＮＭＯＳＦＥＴ
と、１トランジスタのベースに蓄積された電荷を放電す
るための抵抗負荷とを含むバイポーラ／ＣＭＯＳ混合型
スイッチング回路を記載している。基板効果がない時の
ＣＭＯＳインバータを構成するＮＭＯＳＦＥＴのスレッ
ショルド電圧は、その基板効果がない時の励振器のＮＭ
ＯＳＦＥＴのスレッショルド電圧にほぼ等しく設定さ
れ、励振器のＮＭＯＳＦＥＴのチャネルコンダクタンス
は、ＣＭＯＳインバータのスレッショルド電圧および励
振器のＮＭＯＳＦＥＴの実際のスレッショルド電圧がほ
とんど同一になるように設定される。

【００１１】Ｕｒａｇａｍｉらによる“Ｉｎｖｅｒｔｉ
ｎｇＬｏｇｉｃＢｕｆｆｅｒＢｉ−ＣＭＯＳＳｗ
ｉｔｃｈｉｎｇＣｉｒｃｕｉｔＵｓｉｎｇａｎ
ＥｎａｂｌｉｎｇＳｗｉｔｃｈｆｏｒＴｈｒｅｅ
−ＳｔａｔｅＯｐｅｒａｔｉｏｎｗｉｔｈＲｅｄ
ｕｃｅｄＤｉｓｓｉｐａｔｉｏｎ”と題する米国特許
第４，６７８，９４３号は、入力信号を受信するために
結合された前段回路および出力段を含み、入力端子の信
号の位相と反対の位相を有する出力信号が出力段の出力
端子から得られる、スイッチング回路を記載している。
前段回路は、各自のゲートで入力信号を受信するＰチャ
ネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴを含
む。出力段は、直列に接続されている２のＮＰＮトラン
ジスタを含む。ＰチャネルＭＯＳＦＥＴのドレイン出力
は、出力段の一方のトランジスタのベースに供給され、
ＮチャネルＭＯＳＦＥＴのソース出力は、出力段の他方
のトランジスタのベースに供給される。電源とＰチャネ
ルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴとの間に
第３のＭＯＳＦＥＴが結合されている。この第３のＭＯ
ＳＦＥＴが制御信号により不導状態にされている時は、
両ＭＯＳＦＥＴおよび両ＮＰＮトランジスタは、入力端
子の信号に関わらず不導状態になる。この状態で、出力
端子は浮遊状態にある。従って、このスイッチング回路
はトライステート回路である。

【００１２】

【発明が解決しようとする課題】本発明の第１の目的
は、全速度および静的（抵抗性）負荷において、従来技
術の回路よりも接地に近い改善された低出力レベルを備
えたＢｉＣＭＯＳ励振器を提供することである。

【００１３】本発明の第２の目的は、ＳＲＡＭ論理回路
で広範に使用可能な、また恐らくはＤＲＡＭ論理回路で
も使用可能である改善された低出力レベルを備えた改良
型ＢｉＣＭＯＳ論理励振器を提供することである。

【００１４】本発明の第３の目的は、バイポーラ型出力
トランジスタが約０．３Ｖまでの出力電圧についてオン
のままである、従来技術の回路よりも低い電圧降下とゲ
ーテッドダイオードプルダウンを一体にした励振器を提
供することである。このゲーテッドダイオードの電圧降
下は、素子サイズ比によって、出力トランジスタを過飽
和に励振することなく０．５Ｖ未満に設定される。

【００１５】本発明の第４の目的は、上述の、改善され
た低出力レベルおよび高−低遷移を備えたＮＰＮ型トラ
ンジスタ回路を提供することである。相補形ＢｉＣＭＯ
Ｓプロセスでは、ＰＮＰ型トランジスタによるアナログ
回路が高出力レベルおよび低−高遷移の同様の改善にお
いて使用できよう。

【００１６】

【課題を解決するための手段】本明細書の教示に従え
ば、本発明は、出力端子と接地と間に結合されたゲーテ
ッドダイオードプルダウンＮＰＮ型トランジスタを含む
改善された低出力レベルのＢｉＣＭＯＳ励振器を提供す
る。第１のＣＭＯＳトランジスタの対によって形成され
た第１のスイッチド電流通路が出力端子とプルダウンＮ
ＰＮ型トランジスタのベースとの間に結合され、第２の
ＣＭＯＳトランジスタの対によって形成された第２のス
イッチド電流通路が出力端子と電源ＶＤＤとの間に結合
される。この回路は、改善された低出力レベルおよび高
−低遷移を有する。この回路はまた、ＳＲＡＭまたはＤ
ＲＡＭ論理回路で広範に使用されているような、ＮＡＮ
Ｄゲート、ＮＯＲゲート、インバータなどの多種の論理
ゲートへの個別の用途を有する。本明細書に開示された
実施例はＮＡＮＤゲートに関するものであるが、当業者
は、本発明の教示を、その回路のごくわずかな変更によ
ってＮＯＲゲート、インバータなどの他の回路およびゲ
ートにおいて容易に実施できよう。各ＣＭＯＳトランジ
スタの対の各トランジスタの相対的な大きさまたは領域
はほぼ等しく、前記ＮＰＮ型トランジスタを飽和に励振
することなく０．５Ｖ未満の低出力比を得るように選択
される。

【００１７】

【実施例】図面について詳述する。図１は、Ｐチャネル
ＭＯＳＦＥＴであるＱＰ１およびＱＰ２ならびにＮチャ
ネルＭＯＳＦＥＴであるＱＮ１およびＱＮ２、さらに後
続するエミッタホロワのＱＮＰＮ１を含む、従来の広範
に利用されているＢｉＣＭＯＳＮＡＮＤ回路を示す。
ＮＡＮＤゲートとして機能するので、ＩＮ１およびＩＮ
２の両入力がハイである時、回路は、出力と接地との間
の（トランジスタＱＮ３，ＱＮ４およびＱＮＰＮ２から
成る）ゲーテッドダイオードをオンにすることによりＯ
ＵＴにロー出力レベルを生じる。この回路では、エミッ
タホロワＱＮＰＮ１は出力をハイレベルにプルアップす
るように機能するが、ゲーテッドダイオード回路は出力
をローレベルにプルダウンするように機能する。ノード
Ｕに接続されたＮチャネルＭＯＳＦＥＴのＱＮ５は、出
力がハイレベルにプルアップされると同時にＱＮＰＮ２
のベースから余分な電荷を引き出すように機能する。ゲ
ーテッドダイオードは、１ＶＢＥ（〜０．８５Ｖ）未満
の出力電圧で静電流をシンクできない。しかし、実際に
は、出力は波形立ち下がり区間でこのレベルを行き過ぎ
る。励振器の負荷が純粋に容量性である場合、静的ロー
レベルは、負荷キャパシタンスおよび漏れ電流といった
要因にもよるが、０．３Ｖ〜０．７Ｖの範囲となり得
る。

【００１８】ＣＭＯＳではなくＢｉＣＭＯＳで励振器を
設計することの主要な利点は、大きな負荷キャパシタン
スに対する少ない遅延、および、キャパシタンスおよび
温度に対するその遅延の低感度が得られることである。
その主な性能の短所は、ＢｉＣＭＯＳ励振器の部分的な
スイング出力に由来し、それが以降のＣＭＯＳまたはＢ
ｉＣＭＯＳ回路の遅延を増大させる原因となり、ノイズ
マージンを低減させ、後段での著しい静的電力損の原因
となり得る。この静的電力損は、図１の回路の部分スイ
ング動作に由来するものであり、後段では部分ハイ入力
および部分ロー入力しか生じず、そのため完全にオフ状
態にならず、その結果、漏れ電流および電力損をもたら
す。ＣＭＯＳ電源電圧がスケールダウンするにつれて、
ゲーテッドダイオードの電圧降下はスケールダウンせ
ず、それに比例してより低い電源電圧で大きくなるの
で、それらの問題はいっそう深刻になる。

【００１９】従来技術では数種のフルスイング形ＢｉＣ
ＭＯＳ回路が提起されており、図２の励振器はこうした
回路のうちの設計および性能の点で典型的なものであ
る。これらの回路では、エキストラノードＸが出力で小
型ＣＭＯＳインバータ（ＱＮ６およびＱＰ６）によって
励振される。出力がハイである時、ノードＸの電圧はロ
ーであり、それにより、出力をより高いハイレベルにプ
ルアップするためにＱＰＸをオンにさせる。出力がロー
であれば、エキストラノードＸの電圧は上昇し、小型ト
ランジスタＱＰＸをオンにさせ、それにより、出力をよ
り低いローレベルにプルダウンするためにＱＮ３，ＱＮ
４およびＱＮＸを通じて接地に放電される。こうしたフ
ルスイング形回路は、より高いハイレベルおよびより低
いハイレベルを相当緩慢に得るが、容量性負荷に放電す
る間、静的状態のもとでのみフルスイングとなる。追加
されたＭＯＳトランジスタは比較的弱く、初期遷移の遅
延または形状に影響せず、従って全速度で動作するフル
スイング形励振器は、従来のＢｉＣＭＯＳ励振器と同様
の出力波形を有する。比較的低周波数であっても、その
小さな初期遷移はそのまま、以降のＣＭＯＳまたはＢｉ
ＣＭＯＳ段で低減された励振をもたらす。また、ＮＦＥ
ＴのＶＧＳを３．６Ｖから３．３Ｖまたは３．０Ｖへと
低減させることは、その最大出力電流をそれぞれ約１３
％または２５％低減させることも指摘しておかなければ
ならない。

【００２０】ロードロップゲーテッドダイオードを用い
たＢｉＣＭＯＳＮＡＮＤ励振器に関する本発明の第１
の実施例を図５に示す。図１の回路と共通である図５の
回路素子は、ほぼ同様に機能する。さらに、ＮＭＯＳＦ
ＥＴのＱＮ３は２つのＮＭＯＳＦＥＴであるＱＮ３Ａお
よびＱＮ３Ｂに分割されており、同様にして、ＱＮ４は
ＱＮ４ＡおよびＱＮ４Ｂに分割されている。当業で公知
のように、ＦＥＴは、ゲート電極によってドレイン電極
と分離されたソース電極を含み、各電極の領域が大きく
なるとＦＥＴを通る電流が増大する（同様にそれらの間
のキャパシタンスも増大する）結果となる。従って、Ｆ
ＥＴの領域および電流を増大させるために、ＦＥＴはし
ばしば、多数のゲート電極によって多数のドレイン電極
と分離された多数のソース電極として構成され、全部で
１のＦＥＴを形成する交互に積層された半導体構造で構
成されている。上述の用語「分割された」は、多数の交
互に積層された構造として使用しており、例えば、ＱＮ
３は、ＱＮ３の交互に積層された電極構造のほぼ半数が
ＱＮ３Ａを形成し、ＱＮ３の交互に積層された電極構造
のほぼ半数がＱＮ３Ｂを形成するといったように分割さ
れており、従って、ＱＮ３を形成する構造の領域につい
てＱＮ３ＡおよびＱＮ３Ｂを形成する半導体構造または
チップの全領域を増大させるものではなく、ＱＮ４につ
いても同様である。代替的な実施例では、ＱＮ３をＱＮ
３Ａとして利用し、ＱＮ３Ｂを形成するために半導体素
子に付加的な構造および領域を追加することができ、Ｑ
Ｎ４についても同様にできよう。しかしながら、上述の
分割された構造は、付加的なＱＮ３Ｂおよび付加的なＱ
Ｎ４Ｂに要する付加的な領域および構造がまったく不要
なので、この回路の要求条件を考慮すれば、好ましいも
のである。

【００２１】図５の回路では、ＱＮ３Ａは、図１の回路
におけるＱＮ３と同様にして回路に結合されており、Ｑ
Ｎ４ＡについてもＱＮ４と同様である。すなわち、ＱＮ
３Ａのドレインは出力に結合されており、ＱＮ４Ａのソ
ースはＱＮＰＮ２のベースに結合されている。しかし、
ＱＮ３Ｂのドレインは、出力ではなく電源ＶＤＤに結合
されており、このことが図５の回路の動作を以下のよう
に変更させる。

【００２２】ＱＮＰＮ２のベースに供給された電流は、
まず、図１と同様に、ＱＮ３ＡおよびＱＮ４Ａを通じて
出力から流れ（Ｉ１）、次に、ＱＮ３ＢおよびＱＮ４Ｂ
を通じて電源ＶＤＤから流れる（Ｉ２）。プルダウン動
作が開始すると、出力の電圧はＶＤＤに近くなり、その
結果、Ｉ１およびＩ２は初期はハイレベルである。しか
し、出力の電圧が降下するにつれ、Ｉ１は同様に降下す
るが、Ｉ２は初期のハイレベルのままであり、従って、
電流を高速でＱＮＰＮ２のベースに供給し、また、ロー
レベルにするためにプルダウンを生じることになる。Ｑ
ＮＰＮ２をオン状態に維持するためのＱＮＰＮ２のベー
ス−エミッタ間の電圧はＶＢＥであり、常に約０．８５
Ｖに一定に維持されているので、出力の電圧がＶＢＥ未
満に降下すると、Ｉ１はゼロまで低下し、その後、逆方
向に流れ始める。この動作において、Ｉ１は初期には小
さく、Ｉ２は初期には大きく、また、ＱＮＰＮ２は、Ｉ
１が逆方向に流れ、Ｉ２を効果的に打ち消し、それによ
り出力電圧をローレベルにプルダウンするまで、オン状
態のままである。

【００２３】図５の回路の最終プルダウン電圧は、回路
の素子ＡとＢとの相対的大きさ（領域）によって設定さ
れる。Ａ素子が相対的に小さく、両者間に大きい抵抗を
もたらす場合、出力はさらにプルダウンされる。他方、
Ａ素子が相対的に大きく、両者間に小さい抵抗をもたら
す場合は、ＱＮ３ＡとＱＮ４Ａとの間の電圧降下は小さ
くなり、従って、出力はそれほどプルダウンされない。
この回路の素子ＡおよびＢの動作を考慮すれば、素子Ａ
およびＢの大きさ（領域）はほぼ等しいことが好ましい
が、いずれか一方への偏りも本発明の教示の範囲内であ
る。

【００２４】全部のＮＭＯＳトランジスタが同一の実効
通路長さ（ソース電極とドレイン電極との間の距離）を
有していると仮定すれば、低出力電圧は、幅の比ＷＱＮ
３Ａ／ＷＱＮ３Ｂ（＝ＷＱＮ４Ａ／ＷＱＮ４Ｂ）によっ
て設定される。この新規の励振器におけるＱＮ３ＡとＱ
Ｎ３Ｂとの合計幅が従来のＢｉＣＭＯＳ励振器（図１）
のＱＮ３の幅に等しい場合、新規および従来の回路はほ
ぼ等しい領域、入力キャパシタンスおよびＱＮＰＮ２へ
の初期ベース励振を有していることを指摘すべきであろ
う。

【００２５】図５のＢｉＣＭＯＳ励振器は、その出力が
ローである時に有限の静的電力損を有し、従って、静電
流を要求する負荷を励振するために最も適するであろ
う。

【００２６】図５の開示された実施例はＮＡＮＤゲート
についてのものである。当業者は、本発明の教示を、そ
の回路のごくわずかな変更によってＮＯＲゲート、イン
バータなどといった他の回路およびゲートにおいて容易
に実施できよう。例えば、当業者によって認識される通
り、ＮＯＲゲートは図５の回路と同様にして構成できよ
う。ただし、ＮＯＲゲートにおいては、トランジスタＱ
Ｐ１およびＱＰ２は直列に、トランジスタＱＮ１および
ＱＮ２は並列に、トランジスタＱＮ３ＢおよびＱＮ４Ｂ
は並列に、トランジスタＱＮ３ＡおよびＱＮ４Ａは並列
に配置される。

【００２７】図６は、ロードロップゲーテッドダイオー
ドを備えたフルスイング形ＢｉＣＭＯＳ励振器における
本発明の第２の実施例を示す。図２の回路と共通である
図６の回路素子は、ほぼ同様に機能するが、図６の付加
的な回路素子であるＱＮ３ＢおよびＱＮ４Ｂは図５の回
路と同様に機能する。付加的な回路素子ＱＰ７は、回路
がローになった時に、ＱＮ３ＢおよびＱＮ４Ｂを電源Ｖ
ＤＤから絶縁する。出力がローになると、ノードＸはハ
イになり、それによりＱＰ７をオフにし、ＱＮ３Ｂおよ
びＱＮ４ＢへのＶＤＤの通路をオフにする。また、ノー
ドＸがハイになると、ＱＮＸをオンにし、接地への静的
負荷通路を作り、これらすべてにより、出力は、より低
いローレベルになることができる。出力がローになる
と、ＱＰ７はＱＮ３ＢおよびＱＮ４Ｂを通る静的電流通
路をオフにし、その後出力は、ＱＮ３Ａ、ＱＮ４Ａおよ
びＱＮＸを通じて接地へ完全に放電される。ロードロッ
プゲーテッドダイオード回路を含めると、初期立ち下が
り区間がより低い出力電圧に到達できるようになる。接
地への最終アプローチは、従来のフルスイング形回路と
同様に緩慢である。

【００２８】図３は、ターンドオンゲーテッドダイオー
ド、ＶＢＥ乗算器およびロードロップゲーテッドダイオ
ード回路の概念形態での比較を示す。図３で左側に示し
たゲーテッドダイオード回路では、抵抗Ｒ１が図１のＱ
Ｎ３とＱＮ４との間の抵抗に対応する。図３で中央に示
したＶＢＥ乗算回路は、従来技術で公知の回路形式のも
のであり、１ＶＢＥを超える電圧を要求する多数の回路
で使用されている。ＶＢＥ乗算回路は、コレクタの電圧
をＶＢＥよりも高い電圧に励振するものであり、比較の
ために図３に含めてある。図３で右側に示したロードロ
ップゲーテッドダイオード回路では、Ｒ１ＡがＱＮ３Ｂ
とＱＮ４Ｂとの間の抵抗に対応し、Ｒ１がＱＮ３ＡとＱ
Ｎ４Ａとの間の抵抗に対応する。

【００２９】これらの３の回路に関する電流−電圧特性
曲線を図４に示す。ＶＢＥ乗算回路およびロードロップ
ゲーテッドダイオード回路では、抵抗比Ｒ１／Ｒ１Ａが
ＶＯＵＴ（ＯＮ）を決定し、それらのベースへの出力電
圧はＶＢＥ（ＯＮ）である。乗算回路の場合、ＶＯＵＴ
（ＯＮ）＞ＶＢＥ（ＯＮ）であるが、ロードロップゲー
テッドダイオード回路の場合、ＶＯＵＴ（ＯＮ）＜ＶＢ
Ｅ（ＯＮ）である。ロードロップゲーテッドダイオード
回路およびゲーテッドダイオード回路に関する電流−電
圧曲線の比較は、両者が極めて類似していることを示し
ているが、本発明のロードロップゲーテッドダイオード
回路のほうが低電圧である点が異なる。本発明について
選択した名称をロードロップゲーテッドダイオード回路
とした所以である。

【００３０】図７は、上述の図１，２，５および６の４
の励振器のそれぞれに関する出力波形を示す。本発明の
新規の励振器は、全動作周波数において、ＱＮＰＮ２を
過飽和に励振することなく、０．５Ｖ未満の低出力を得
るので、この新規の励振器は、従来報告されているＢｉ
ＣＭＯＳ励振器のいくつかの欠点を低減または削除す
る。

【図面の簡単な説明】

【図１】従来技術によるＢｉＣＭＯＳＮＡＮＤ励振器
の例示図。

【図２】従来技術による通常のフルスイング形ＢｉＣＭ
ＯＳＮＡＮＤ励振器の例示図。

【図３】それぞれ、ターンドオンゲーテッドダイオード
回路、ＶＢＥ乗算器およびロードロップゲーテッドダイ
オード回路の概念形態の説明図。

【図４】図３の３回路に関する電流Ｉ−電圧Ｖ特性曲線
図。

【図５】本発明の教示に従ったロードロップゲーテッド
ダイオードを備えたＢｉＣＭＯＳ励振器の例示図。

【図６】本発明の教示に従ったロードロップゲーテッド
ダイオードを備えたフルスイング形ＢｉＣＭＯＳ励振器
の例示図。

【図７】図１，２，５および６の回路全部に関する電圧
−時間波形の例示図。

Claims

【特許請求の範囲】

【請求項１】改善された低出力レベルを備えたＢｉＣＭ
ＯＳゲーテッドダイオードプルダウンＮＰＮトランジス
タ回路であって、出力端子と接地との間に結合されたプ
ルダウンＮＰＮトランジスタと、出力端子と前記プルダ
ウンＮＰＮトランジスタのベースとの間に結合された第
１のスイッチド電流通路と、出力端子と電源ＶＤＤとの
間に結合された第２のスイッチド電流通路とを含み、回
路の低出力レベルおよび高−低遷移を改善させることを
特徴とする前記回路。
【請求項２】請求項１記載の回路であって、前記第１の
スイッチド電流通路は、出力端子と前記プルダウンＮＰ
Ｎトランジスタのベースとの間に結合された第１のＣＭ
ＯＳトランジスタの対を含み、前記第２のスイッチド電
流通路は、出力端子と電源ＶＤＤとの間に結合された第
２のＣＭＯＳトランジスタの対を含むことを特徴とする
前記回路。
【請求項３】請求項１記載の回路であって、論理回路に
おける前記回路。
【請求項４】請求項１記載の回路であって、ＳＲＡＭ論
理回路における前記回路。
【請求項５】請求項１記載の回路であって、ＤＲＡＭ論
理回路における前記回路。