JPS63228662A - 相補型ｍｏｓ半導体装置の製造方法 - Google Patents
相補型ｍｏｓ半導体装置の製造方法Info
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- JPS63228662A JPS63228662A JP62061250A JP6125087A JPS63228662A JP S63228662 A JPS63228662 A JP S63228662A JP 62061250 A JP62061250 A JP 62061250A JP 6125087 A JP6125087 A JP 6125087A JP S63228662 A JPS63228662 A JP S63228662A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
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- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、ｎチャネル型ＭＯＳトランジスタの高速化
と、ラッチアップの防止、および素子の微細化を図った
相補型ＭＯＳ半導体装置の製造方法に関する。
と、ラッチアップの防止、および素子の微細化を図った
相補型ＭＯＳ半導体装置の製造方法に関する。
（従来の技術）
周知の如く、相補型ＭＯＳ（以下ＣＭＯＳと略称する）
半導体装置は、同一の半導体基板上にｎチャネル型ＭＯ
Ｓトランジスタとｎチャネル型ＭＯＳトランジスタとを
相補型に形成したものである。特に最近のＣＭＯＳ半導
体装置は、高密度。
半導体装置は、同一の半導体基板上にｎチャネル型ＭＯ
Ｓトランジスタとｎチャネル型ＭＯＳトランジスタとを
相補型に形成したものである。特に最近のＣＭＯＳ半導
体装置は、高密度。
高集積化に伴って微細化技術の確立が要望されている。
ところで、従来この種のＣＭＯＳ半導体装置は、例えば
第３図（ａ）〜（Ｑ）に示すような工程で形成される。
第３図（ａ）〜（Ｑ）に示すような工程で形成される。
まず、例えば面方位指数が（１００）のｎ型シリコン基
板１上に熱酸化膜２を成長させ、この熱酸化ｇＩ２上に
写真蝕刻法によってウェル形成予定領域を除去したレジ
ストパターン３を形成する。
板１上に熱酸化膜２を成長させ、この熱酸化ｇＩ２上に
写真蝕刻法によってウェル形成予定領域を除去したレジ
ストパターン３を形成する。
上記レジストパターン３をマスクとしてボロンを例えば
加速電圧１００に、ｅＶ、ドーズ１８．５Ｘ１０１２ｃ
ｍ４の条件でイオン注入して基板１にボロンイオン注入
層４を形成する（第３図（ａ）図示）。続いて、上記レ
ジストパターン３を除去し、イオン注入層４を例えば１
２００℃の温度で３０１１ｉ［程度熱処理して拡散させ
、ｐ型のウール領域５を形成する。次に、上記熱酸化Ｉ
Ｉ！２をエツチングして除去した後、再度熱酸化を行な
って熱酸化１９６を形成し、この熱酸化膜６上にシリコ
ン窒化ｌ１７を形成する（第ｙ図（ｂ）図示）。次に、
上記シリコン窒化［１７のフィールド酸化膜形成予定領
域をフォトエツチングによって選択的に除去し、シリコ
ン窒化膜パターン７ａ〜７ｃを形成する（第１図（Ｃ）
図示）。
加速電圧１００に、ｅＶ、ドーズ１８．５Ｘ１０１２ｃ
ｍ４の条件でイオン注入して基板１にボロンイオン注入
層４を形成する（第３図（ａ）図示）。続いて、上記レ
ジストパターン３を除去し、イオン注入層４を例えば１
２００℃の温度で３０１１ｉ［程度熱処理して拡散させ
、ｐ型のウール領域５を形成する。次に、上記熱酸化Ｉ
Ｉ！２をエツチングして除去した後、再度熱酸化を行な
って熱酸化１９６を形成し、この熱酸化膜６上にシリコ
ン窒化ｌ１７を形成する（第ｙ図（ｂ）図示）。次に、
上記シリコン窒化［１７のフィールド酸化膜形成予定領
域をフォトエツチングによって選択的に除去し、シリコ
ン窒化膜パターン７ａ〜７ｃを形成する（第１図（Ｃ）
図示）。
続いて、写真蝕刻法により上記ｐウェル領域５以外を覆
うレジストパターン８を形成し、このレジストパターン
８および上記シリコン窒化膜パターン７ｂをマスクとし
て、例えばボロンを加速電圧４０ＫｅＶ、ドーズ量８Ｘ
１０’ ３ｃｍ（の条件でイオン注入した後、熱拡散を
行なってフィールド反転防止用のｐ＋型不純物層９，９
を形成する（第４図（ｄ）図示）。続いて、上記レジス
トパターン８を除去し、再度写真蝕刻法により上記ｐ型
ウェル領域５を覆うレジストパターン１０を形成する。
うレジストパターン８を形成し、このレジストパターン
８および上記シリコン窒化膜パターン７ｂをマスクとし
て、例えばボロンを加速電圧４０ＫｅＶ、ドーズ量８Ｘ
１０’ ３ｃｍ（の条件でイオン注入した後、熱拡散を
行なってフィールド反転防止用のｐ＋型不純物層９，９
を形成する（第４図（ｄ）図示）。続いて、上記レジス
トパターン８を除去し、再度写真蝕刻法により上記ｐ型
ウェル領域５を覆うレジストパターン１０を形成する。
そして、このレジストパターン１０および上記シリコン
窒化膜パターン７ａ、 ７ｃをマスクとして、例えばリ
ンを加速電圧１００ＫｅＶ、ドーズ量５ＸＩＯ１２ｃｍ
２の条件でイオン注入した後、熱拡散を行なってフィー
ルド反転防止用のｎ＋型不純物層１１．１１を形成する
（第３図（ｅ）図示）。
窒化膜パターン７ａ、 ７ｃをマスクとして、例えばリ
ンを加速電圧１００ＫｅＶ、ドーズ量５ＸＩＯ１２ｃｍ
２の条件でイオン注入した後、熱拡散を行なってフィー
ルド反転防止用のｎ＋型不純物層１１．１１を形成する
（第３図（ｅ）図示）。
次に、上記レジストパターン１０を除去し、シリコン窒
化膜パターン７ａ〜７Ｃを耐酸化性のマスクとして高温
のウェット雰囲気中で選択酸化を行ない、フィールド酸
化ｇ１１２．１２．１２を形成する（第３図＜ｒ＞図示
）。
化膜パターン７ａ〜７Ｃを耐酸化性のマスクとして高温
のウェット雰囲気中で選択酸化を行ない、フィールド酸
化ｇ１１２．１２．１２を形成する（第３図＜ｒ＞図示
）。
次に、上記フィールド酸化［９１２，１２，１２で分離
された素子領域上にゲート酸化膜となる熱酸化膜を成長
させ、この熱酸化膜上に多結晶シリコン膜を堆積形成し
た後、多結晶シリコン膜中にリンを拡散する。続いて上
記多結晶シリコン膜をバターニングしてゲート電極１３
１ 、１３２を形成し、これらのゲート電極１３． 、
１３２をマスクとして上記熱酸化膜のエツチングを行な
い、ゲート酸化ｊ１１４１゜１４２を形成する。次に、
上記ゲート電ｔｆ１１３１をマスクとしてシリコン基板
１の表面領域にボロンを、上記ゲート電極１３２をマス
クとしてｐ型つェル領ｗｔ５の表面領域にヒ素をそれぞ
れイオン注入して。
された素子領域上にゲート酸化膜となる熱酸化膜を成長
させ、この熱酸化膜上に多結晶シリコン膜を堆積形成し
た後、多結晶シリコン膜中にリンを拡散する。続いて上
記多結晶シリコン膜をバターニングしてゲート電極１３
１ 、１３２を形成し、これらのゲート電極１３． 、
１３２をマスクとして上記熱酸化膜のエツチングを行な
い、ゲート酸化ｊ１１４１゜１４２を形成する。次に、
上記ゲート電ｔｆ１１３１をマスクとしてシリコン基板
１の表面領域にボロンを、上記ゲート電極１３２をマス
クとしてｐ型つェル領ｗｔ５の表面領域にヒ素をそれぞ
れイオン注入して。
ｐ＋型のソース、ドレイン領域１５１°、１６１および
ｎ＋型のソース、ドレイン領域１５２ 、１６２を形成
する（第３図（ｇ）図示）。その後、図示しないが公知
の技術で全面にＣＶＤ−８ｉ０２膜を形成し、コンタク
トホールを開孔した後、アルミニウムの蒸着およびバタ
ーニングを行なって配線を形成し、ｐチャネル型ＭＯＳ
トランジスタＱｌとｎチャネル型ＭＯＳトランジスタＱ
２とから成るＣＭＯＳ半導体装置を形成する。
ｎ＋型のソース、ドレイン領域１５２ 、１６２を形成
する（第３図（ｇ）図示）。その後、図示しないが公知
の技術で全面にＣＶＤ−８ｉ０２膜を形成し、コンタク
トホールを開孔した後、アルミニウムの蒸着およびバタ
ーニングを行なって配線を形成し、ｐチャネル型ＭＯＳ
トランジスタＱｌとｎチャネル型ＭＯＳトランジスタＱ
２とから成るＣＭＯＳ半導体装置を形成する。
しかしながら、上述した従来の製造方法では次のような
欠点がある。まず各チャネル型のＭＯＳトランジスタは
面方位指数が（１００）面に形成されているが、これは
ｎチャネル型ＭＯＳトランジスタＱ２の信頼性および電
流駆動能力を考慮しているためである。しかし、ｐチャ
ネル型ＭＯＳトランジスタＱ１を（１００）面に形成す
ると電流駆動能力が著しく低下し、動作速度の低下を沼
く。これに対しては、ｐチャネル型ＭｏＳトランジスタ
Ｑ１のサイズを大きく設定して対処している。しかし、
ＭＯＳトランジスタＱ１のサイズを大きく設定すること
は寄生容量の増加という新たな問題を生ずる。そこで、
この問題を解決するためにｐチャネル型ＭＯＳトランジ
スタＱ１を最も電流駆動能力を高くできる（１１０）面
に形成することが考えられる。これを実現するために、
（１，ＯＯ）面のシリコン基板に垂直に溝を掘り、この
溝の側壁に（１１０）面を形成し、この（１１０）面に
ｎチャネル型ＭＯＳトランジスタを配置した３次元構造
のＣＭＯＳ半導体装置が１９８６年のＶＬＳＩシンポジ
ウム （ＳＵＢＭＩＣＲＯＮ ３Ｄ ５ＵＲＦＡＣＥ−Ｏ
ＲＩ ＥＮＴＡＴ ｌ０Ｎ−ＯＰＴ ＩＭ Ｉ ＺＥＤ
ＣＭＯＳＴＥＣＨＮＯＬＯＧＹ）Ｔ−発表さレテいる。
欠点がある。まず各チャネル型のＭＯＳトランジスタは
面方位指数が（１００）面に形成されているが、これは
ｎチャネル型ＭＯＳトランジスタＱ２の信頼性および電
流駆動能力を考慮しているためである。しかし、ｐチャ
ネル型ＭＯＳトランジスタＱ１を（１００）面に形成す
ると電流駆動能力が著しく低下し、動作速度の低下を沼
く。これに対しては、ｐチャネル型ＭｏＳトランジスタ
Ｑ１のサイズを大きく設定して対処している。しかし、
ＭＯＳトランジスタＱ１のサイズを大きく設定すること
は寄生容量の増加という新たな問題を生ずる。そこで、
この問題を解決するためにｐチャネル型ＭＯＳトランジ
スタＱ１を最も電流駆動能力を高くできる（１１０）面
に形成することが考えられる。これを実現するために、
（１，ＯＯ）面のシリコン基板に垂直に溝を掘り、この
溝の側壁に（１１０）面を形成し、この（１１０）面に
ｎチャネル型ＭＯＳトランジスタを配置した３次元構造
のＣＭＯＳ半導体装置が１９８６年のＶＬＳＩシンポジ
ウム （ＳＵＢＭＩＣＲＯＮ ３Ｄ ５ＵＲＦＡＣＥ−Ｏ
ＲＩ ＥＮＴＡＴ ｌ０Ｎ−ＯＰＴ ＩＭ Ｉ ＺＥＤ
ＣＭＯＳＴＥＣＨＮＯＬＯＧＹ）Ｔ−発表さレテいる。
しかし、このシンポジウムで発表された製造方法では、
（１１０）面を形成するために面方位指数が（１００）
のシリコン基板をＲＩＥ法でエツチングして溝を形成す
る必要があり、基板表面にダメージ層が生じて素子特性
が劣化する欠点がある。
（１１０）面を形成するために面方位指数が（１００）
のシリコン基板をＲＩＥ法でエツチングして溝を形成す
る必要があり、基板表面にダメージ層が生じて素子特性
が劣化する欠点がある。
また、従来構造のＣＭＯＳ半導体装置では、第３図（Ｑ
）に示した如くｐ＋型のソース領域１５１（またはドレ
イン領域１６１）とｎ型シリコン基板１、およびｐ型ウ
ェル領域５とによって構成される寄生ＰＮＰトランジス
タや、ｎ＋型のソース領域１５２りまたはドレイン領域
１６２）とｐ型ウェル領域５、およびｎ型シリコン基板
１とによって構成される奇生ＮＰＮトランジスタが形成
され、ラッチアップ現象が発生する。このラッチアップ
現象は、シリコン基板１およびｐ型ウェル領域５の抵抗
と少数キャリアの到達確率とによって決まる。
）に示した如くｐ＋型のソース領域１５１（またはドレ
イン領域１６１）とｎ型シリコン基板１、およびｐ型ウ
ェル領域５とによって構成される寄生ＰＮＰトランジス
タや、ｎ＋型のソース領域１５２りまたはドレイン領域
１６２）とｐ型ウェル領域５、およびｎ型シリコン基板
１とによって構成される奇生ＮＰＮトランジスタが形成
され、ラッチアップ現象が発生する。このラッチアップ
現象は、シリコン基板１およびｐ型ウェル領域５の抵抗
と少数キャリアの到達確率とによって決まる。
上記少数キャリアの到達確率はｎチャネル型の素子領域
とｎチャネル型の素子領域との距離で決まるので、微細
化するとラッチアップ現象が起り易くなり、素子特性の
低下を招く。このため高集積化が困難である。
とｎチャネル型の素子領域との距離で決まるので、微細
化するとラッチアップ現象が起り易くなり、素子特性の
低下を招く。このため高集積化が困難である。
更に、前記第３図（ｂ）に示した如く、ｐ型ウェル領域
５の形成時、拡散層は深さ方向（基板１の表面と垂直な
方向）に伸びるとともに、横方向（基板１の表面と平行
な方向）にも伸びる（例えば深さ方向が１０μｍ伸びる
とすると横方向にも７〜８μｍ伸びる）ため、微細化の
障害となり集積度の低下を招く。
５の形成時、拡散層は深さ方向（基板１の表面と垂直な
方向）に伸びるとともに、横方向（基板１の表面と平行
な方向）にも伸びる（例えば深さ方向が１０μｍ伸びる
とすると横方向にも７〜８μｍ伸びる）ため、微細化の
障害となり集積度の低下を招く。
また、第３図（ｄ）、（ｅ）に示すように、ｎ型とｐ型
のフィールド反転防止用のイオン注入を行なうため、写
真蝕刻工程の数が多く生産性も悪い欠点がある。
のフィールド反転防止用のイオン注入を行なうため、写
真蝕刻工程の数が多く生産性も悪い欠点がある。
（発明が解決しようとする問題点）
上述したように、従来のＣＭＯＳ半導体装置の製造方法
では、ｎチャネル型ＭＯＳトランジスタの動作速度が低
下し、ラッチアップが発生しやすいとともにウェル領域
の形成時に不純物が横方向にも拡散されるため高集積化
が困難な欠点がある。また、写真蝕刻工程が多く生産性
も低い。
では、ｎチャネル型ＭＯＳトランジスタの動作速度が低
下し、ラッチアップが発生しやすいとともにウェル領域
の形成時に不純物が横方向にも拡散されるため高集積化
が困難な欠点がある。また、写真蝕刻工程が多く生産性
も低い。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、ｎチャネル型ＭＯＳトランジ
スタの高速化、ラッチアップの防止、素子の微細化、お
よび生産性の向上が図れる相補型ＭＯＳ半導体装置の製
造方法を提供することである。
その目的とするところは、ｎチャネル型ＭＯＳトランジ
スタの高速化、ラッチアップの防止、素子の微細化、お
よび生産性の向上が図れる相補型ＭＯＳ半導体装置の製
造方法を提供することである。
［発明の構成］
（問題点を解決するための手段と作用）すなわち、この
発明においては、上記の目的を達成するために、ｎ型の
半導体基板上に絶縁膜を形成し、この絶縁膜を選択的に
除去して素子分離領域を形成するとともに前記半導体基
板の表面を露出させた後、この素子分離領域で分離され
た前記半導体基板の露出面上に面方位指数が（１００）
のｎ型単結晶半導体層を形成し、これら単結晶半導体層
の少なくとも一つにｐ型を形成する不純物をドーピング
して少なくとも隣り合う二つの素子領域にｎ型およびｐ
型の単結晶シリコン層を形成する。そして、前記ｐ型の
単結晶シリコン層にｎチャネル型ＭｏＳトランジスタを
形成するとともに、前記ｎ型の単結晶半導体層に接する
素子分離領域の一部をエツチングして前記半導体基板の
表面およびこの単結晶半導体層における面方位指数（１
１０）の側壁を露出させ、この側壁に沿ったチャネルを
有するｎチャネル型ＭＯＳトランジスタを形成するよう
にしている。
発明においては、上記の目的を達成するために、ｎ型の
半導体基板上に絶縁膜を形成し、この絶縁膜を選択的に
除去して素子分離領域を形成するとともに前記半導体基
板の表面を露出させた後、この素子分離領域で分離され
た前記半導体基板の露出面上に面方位指数が（１００）
のｎ型単結晶半導体層を形成し、これら単結晶半導体層
の少なくとも一つにｐ型を形成する不純物をドーピング
して少なくとも隣り合う二つの素子領域にｎ型およびｐ
型の単結晶シリコン層を形成する。そして、前記ｐ型の
単結晶シリコン層にｎチャネル型ＭｏＳトランジスタを
形成するとともに、前記ｎ型の単結晶半導体層に接する
素子分離領域の一部をエツチングして前記半導体基板の
表面およびこの単結晶半導体層における面方位指数（１
１０）の側壁を露出させ、この側壁に沿ったチャネルを
有するｎチャネル型ＭＯＳトランジスタを形成するよう
にしている。
こうすることにより、ｎチャネル型ＭＯＳトランジスタ
が面方位指数（１１０）面に形成されるので、このＭＯ
Ｓトランジスタのモビリティ−が高くなり、動作速度の
高速化が図れる。また、ｎ型素子領域とｎ型素子領域が
素子分離領域で分離されるため、寄生バイポーラトラン
ジスタの形成を阻止してラッチアップを確実に防止でき
る。しかも、素子領域を形成する際に選択エピタキシャ
ル成長法を用いれば、ＬＯＣＯ８法を用いた場合のよう
にバーズビークの発生がなく、素子分離領域の微細化が
図れる。これによって、素子領域の設計寸法に対する縮
小を抑制でき、集積密度の高いＣＭＯＳ半導体装置を形
成できる。
が面方位指数（１１０）面に形成されるので、このＭＯ
Ｓトランジスタのモビリティ−が高くなり、動作速度の
高速化が図れる。また、ｎ型素子領域とｎ型素子領域が
素子分離領域で分離されるため、寄生バイポーラトラン
ジスタの形成を阻止してラッチアップを確実に防止でき
る。しかも、素子領域を形成する際に選択エピタキシャ
ル成長法を用いれば、ＬＯＣＯ８法を用いた場合のよう
にバーズビークの発生がなく、素子分離領域の微細化が
図れる。これによって、素子領域の設計寸法に対する縮
小を抑制でき、集積密度の高いＣＭＯＳ半導体装置を形
成できる。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。第１図（ａ）〜（ｉ）は、製造工程を順次示すも
ので、まず、（ａ）図に示すように面方位指数（１００
）のｎ型シリコン基板１７上の素子分離領域の形成予定
領域にフォトレジストパターン１８ａ 、 １８ｂを形
成し、例えばリンを加速電圧４０ＫｅＶ、ドーズ量４Ｘ
１０１３ Ｃｍ”の条件でイオン注入してフィールド反
転防止層１９ａ 、 １９ｂ 、 １９ｃを形成する。
する。第１図（ａ）〜（ｉ）は、製造工程を順次示すも
ので、まず、（ａ）図に示すように面方位指数（１００
）のｎ型シリコン基板１７上の素子分離領域の形成予定
領域にフォトレジストパターン１８ａ 、 １８ｂを形
成し、例えばリンを加速電圧４０ＫｅＶ、ドーズ量４Ｘ
１０１３ Ｃｍ”の条件でイオン注入してフィールド反
転防止層１９ａ 、 １９ｂ 、 １９ｃを形成する。
続いて上記フォトレジストパターンｔ８ａ 、 １８ｂ
を除去し、（ｂ）図に示すようにシリコン基板１７上の
全面に膜厚が約１μｍのＣＶＤ酸化膜２０を形成する。
を除去し、（ｂ）図に示すようにシリコン基板１７上の
全面に膜厚が約１μｍのＣＶＤ酸化膜２０を形成する。
そして、上記ＣＶＤ酸化膜２０上にフォトレジストを塗
布し、写真蝕刻法により素子分離領域形成予定領域に対
応するＣＶＤＩ！ｌ化膜２０上にレジストパターン２１
ａ。
布し、写真蝕刻法により素子分離領域形成予定領域に対
応するＣＶＤＩ！ｌ化膜２０上にレジストパターン２１
ａ。
２１ｂ 、 ２１ｃを形成する。次に、上記フォトレジ
ストパターン２ｊａ 、 ２１ｂ 、 ２１ｃをマスク
として上記ｃｖｏａａ化膜２０を反応性イオンエツチン
グ法（ＲＩＥ法）により選択的に除去して素子分離領域
（フィールド酸化ＩＩ） ２０ａ 、 ２０ｂ 、 ２
０ｃを形成する。その侵、上記フォトレジストパターン
２１ａ。
ストパターン２ｊａ 、 ２１ｂ 、 ２１ｃをマスク
として上記ｃｖｏａａ化膜２０を反応性イオンエツチン
グ法（ＲＩＥ法）により選択的に除去して素子分離領域
（フィールド酸化ＩＩ） ２０ａ 、 ２０ｂ 、 ２
０ｃを形成する。その侵、上記フォトレジストパターン
２１ａ。
２１ｂ 、 ２１ｃを除去すると（Ｃ）図に示すように
なる。
なる。
次に、露出された上記シリコン基板１７上に選択エピタ
キシャル成長法により素子分離領ｂｌｌ、２０ａ 。
キシャル成長法により素子分離領ｂｌｌ、２０ａ 。
２０ｂ 、 ２０ｃと同じ厚さのｎ型単結晶シリコン層
を成長させる。これによって、素子分離領域２０ａと２
０ｂとの間、および２０ｂと２００との間にそれぞれｎ
型の単結晶シリコン層から成る素子領域２２ａ。
を成長させる。これによって、素子分離領域２０ａと２
０ｂとの間、および２０ｂと２００との間にそれぞれｎ
型の単結晶シリコン層から成る素子領域２２ａ。
２２ｂが形成され、（ｄ）図に示すようになる。
続いて、＜８）図に示す如く上記素子領域２２ａ上をレ
ジストパターン２３で覆い、素子領域２２ｂにｐ型を形
成する不純物、例えばポロンを加速電圧１００ＫｅＶ、
ドーズ量５ Ｘ １０１３ Ｃｍ４の条件でイオン注入
して高温の熱処理を行ない、ｐ型の単結晶シリコン層（
素子領域）２４に変換する。
ジストパターン２３で覆い、素子領域２２ｂにｐ型を形
成する不純物、例えばポロンを加速電圧１００ＫｅＶ、
ドーズ量５ Ｘ １０１３ Ｃｍ４の条件でイオン注入
して高温の熱処理を行ない、ｐ型の単結晶シリコン層（
素子領域）２４に変換する。
次いで、前記レジストパターン２３を除去した後、上記
素子分離領域２０ｂ 、 ２０ｃ上、ｐ型の単結晶シリ
コン層（素子領域）２４上、ｎ型の単結晶シリコンＪ１
２２ａ （素子領域）上の一部、および素子分離領域
２０ａの一部上をレジストパターン２５で覆い、このレ
ジストパターン２５をマスクとして素子分離領域２０ａ
をウェットエツチングしてＣＶＤＩＩ化膜を選択的に除
去し、シリコン基板１１の表面を露出させる。これによ
って、（ｆ）図に示すようにｎ型の単結晶シリコン層か
ら成る素子領域２２ａの側壁が露出される。この側壁は
面方位指数（１１０）である。
素子分離領域２０ｂ 、 ２０ｃ上、ｐ型の単結晶シリ
コン層（素子領域）２４上、ｎ型の単結晶シリコンＪ１
２２ａ （素子領域）上の一部、および素子分離領域
２０ａの一部上をレジストパターン２５で覆い、このレ
ジストパターン２５をマスクとして素子分離領域２０ａ
をウェットエツチングしてＣＶＤＩＩ化膜を選択的に除
去し、シリコン基板１１の表面を露出させる。これによ
って、（ｆ）図に示すようにｎ型の単結晶シリコン層か
ら成る素子領域２２ａの側壁が露出される。この側壁は
面方位指数（１１０）である。
・次に、前記レジストパターン２５を除去した後、全面
にゲート酸化［１２６（膜厚２００人）を形成し、この
ゲート酸化膜２６上にゲート電極となるリンドープ多結
晶シリコン＠２７（膜厚４０００人）を堆積形成する。
にゲート酸化［１２６（膜厚２００人）を形成し、この
ゲート酸化膜２６上にゲート電極となるリンドープ多結
晶シリコン＠２７（膜厚４０００人）を堆積形成する。
この後、上記リンドープ多結晶シリコン層２７上にｎチ
ャネル型ＭＯＳトランジスタのゲート電極形成予定領域
を覆うようなレジストパターン２８を形成する（（ｇ）
図）。
ャネル型ＭＯＳトランジスタのゲート電極形成予定領域
を覆うようなレジストパターン２８を形成する（（ｇ）
図）。
次に、上記レジストパターン２８をマスクとして、ＲＩ
Ｅ法により上記リンドープ多結晶シリコン層２７をエツ
チングして（ｈ）図に示すようなｎチャネル型ＭＯＳト
ランジスタのゲート電極２９ａ。
Ｅ法により上記リンドープ多結晶シリコン層２７をエツ
チングして（ｈ）図に示すようなｎチャネル型ＭＯＳト
ランジスタのゲート電極２９ａ。
２９ｂ、およびｎチャネル型ＭｏＳトランジスタのゲー
ト電極３０を形成する。
ト電極３０を形成する。
次に、素子分離領域２０ａ−の側壁に残存された不要な
ゲート電極２９ａを除去するとともに、不要なゲート酸
化膜２６をエツチングして除去した後、ｐ型およびｎ型
を形成する不純物をそれぞれイオン注入して、ｎチャネ
ル型ＭＯＳトランジスタのソース、ドレイン領域３１．
、３２．およびｎチャネル型ＭＯＳトランジスタのソ
ース、ドレイン領域３１２ 、３２２を形成し、（ｉ）
図に示すようなｐチャネル型ＭｏＳトランジスタＱ１と
ｎチャネル型ＭＯＳトランジスタＱ２とから成るＣＭＯ
Ｓ半導体装置を完成する。
ゲート電極２９ａを除去するとともに、不要なゲート酸
化膜２６をエツチングして除去した後、ｐ型およびｎ型
を形成する不純物をそれぞれイオン注入して、ｎチャネ
ル型ＭＯＳトランジスタのソース、ドレイン領域３１．
、３２．およびｎチャネル型ＭＯＳトランジスタのソ
ース、ドレイン領域３１２ 、３２２を形成し、（ｉ）
図に示すようなｐチャネル型ＭｏＳトランジスタＱ１と
ｎチャネル型ＭＯＳトランジスタＱ２とから成るＣＭＯ
Ｓ半導体装置を完成する。
このような製造方法を用いて形成したＣＭＯＳ半導体装
置では、（１）図に示す如く、ｐチャネル型ＭＯＳトラ
ンジスタＱ１のチャネルが面方位指数（１１０）面に形
成されるので、このＭＯＳトランジスタのモビリティ−
が高くなり動作速度の高速化が図れる。一方、ｎチャネ
ル型ＭＯＳトランジスタＱ２のチャネルは面方位指数（
１００）面に形成するので、信頼性および電流駆動能力
が低下することはない。また、ｎ型素子領域とｎ型素子
領域が素子分離領１１２０ｂで分離されるため、寄生バ
イポーラトランジスタの形成を阻止してラッチアップを
確実に防止できる。しかも、素子領域２２ａ 、 ２２
ｂを形成する際に、選択エピタキシャル成長法を用いて
いるので、ＬＯＣＯ８法を用いた場合のようにバーズビ
ークの発生がなく、素子分離領域２０ａ〜２０ｃの微細
化、ひいては素子領域２２ａ 、 ２２ｂの設計値に対
する寸法の縮小を抑制でき、集積密度の高いＣＭＯＳ半
導体装置を形成できる。
置では、（１）図に示す如く、ｐチャネル型ＭＯＳトラ
ンジスタＱ１のチャネルが面方位指数（１１０）面に形
成されるので、このＭＯＳトランジスタのモビリティ−
が高くなり動作速度の高速化が図れる。一方、ｎチャネ
ル型ＭＯＳトランジスタＱ２のチャネルは面方位指数（
１００）面に形成するので、信頼性および電流駆動能力
が低下することはない。また、ｎ型素子領域とｎ型素子
領域が素子分離領１１２０ｂで分離されるため、寄生バ
イポーラトランジスタの形成を阻止してラッチアップを
確実に防止できる。しかも、素子領域２２ａ 、 ２２
ｂを形成する際に、選択エピタキシャル成長法を用いて
いるので、ＬＯＣＯ８法を用いた場合のようにバーズビ
ークの発生がなく、素子分離領域２０ａ〜２０ｃの微細
化、ひいては素子領域２２ａ 、 ２２ｂの設計値に対
する寸法の縮小を抑制でき、集積密度の高いＣＭＯＳ半
導体装置を形成できる。
なお、上記実施例では、フィールド反転防止層１９ａ〜
１９ｃを素子分離領域となるＣＶＤ酸化ｗＡ２０の形成
前に形成したが、この酸化膜２０の形成後に形成しても
良い。また、シリコン基板１７として低抵抗基板（例え
ば不純物濃度が１ｌＸ１０１ａＣ’以上）を用いればフ
ィールド反転防止層１９ａ〜１９ｃの形成は不要である
。
１９ｃを素子分離領域となるＣＶＤ酸化ｗＡ２０の形成
前に形成したが、この酸化膜２０の形成後に形成しても
良い。また、シリコン基板１７として低抵抗基板（例え
ば不純物濃度が１ｌＸ１０１ａＣ’以上）を用いればフ
ィールド反転防止層１９ａ〜１９ｃの形成は不要である
。
第２図（ａ）〜（Ｃ）はこの発明の他の実施例を示して
いる。第２図において前記第１図と同一構成部分には同
じ符号を付しており、前記第１図におけるｐ型車結晶シ
リコンｗＪ２４とシリコン基板１７との間に高濃度のｐ
＋型単結晶シリコン層３３を形成したものである。すな
わち、第１図（ｄ）の選択エピタキシャル成長法で、素
子分離領域２０ａ〜２０ｃと同じ膜厚のｎ型単結晶シリ
コ２層２２ａ。
いる。第２図において前記第１図と同一構成部分には同
じ符号を付しており、前記第１図におけるｐ型車結晶シ
リコンｗＪ２４とシリコン基板１７との間に高濃度のｐ
＋型単結晶シリコン層３３を形成したものである。すな
わち、第１図（ｄ）の選択エピタキシャル成長法で、素
子分離領域２０ａ〜２０ｃと同じ膜厚のｎ型単結晶シリ
コ２層２２ａ。
２２ｂを形成するまでは同様の工程である。次に、素子
領域２２ａ上をレジストパターン３４で覆い、素子領域
２２ｂにｐ型を形成する不純物、例えばボロンを加速電
圧１００ＫｅＶ、ドーズ量 ５ｘ１０１３ｃｍ４の条件でイオン注入した後、高温で
熱処理を行ない、ｐ型の単結晶シリコン領域２４に変換
するｌａ）図）。
領域２２ａ上をレジストパターン３４で覆い、素子領域
２２ｂにｐ型を形成する不純物、例えばボロンを加速電
圧１００ＫｅＶ、ドーズ量 ５ｘ１０１３ｃｍ４の条件でイオン注入した後、高温で
熱処理を行ない、ｐ型の単結晶シリコン領域２４に変換
するｌａ）図）。
続いて、上記ｐ型の単結晶シリコン領域２４に再びイオ
ン注入を行ない、単結晶シリコン領！１２４の下部に、
少なくともこのｐ型車結晶シリコン領域２４よりも高濃
度の不純物層３３を形成する（（ｂ）図）。
ン注入を行ない、単結晶シリコン領！１２４の下部に、
少なくともこのｐ型車結晶シリコン領域２４よりも高濃
度の不純物層３３を形成する（（ｂ）図）。
その後、前記第１図（ｆ）〜（ｉ）と同様な工程でｎチ
ャネル型およびｎチャネル型のＭＯＳトランジスタＱ１
、Ｑ２を形成し、（Ｃ）図に示すようなＣＭＯＳ半導
体装置を完成する。
ャネル型およびｎチャネル型のＭＯＳトランジスタＱ１
、Ｑ２を形成し、（Ｃ）図に示すようなＣＭＯＳ半導
体装置を完成する。
このような製造方法によれば、シリコン基板１７とｐ型
車結晶シリコン層２４との間にｐ＋型の不純物領域３３
を形成しているので、前記シリコン基板１７とｎチャネ
ル型ＭＯＳトランジスタＱ２のソース３１２またはドレ
イン３２２Ｈのリーク電流を低減できる。これは、シリ
コン基板１７とｎチャネル型ＭＯＳトランジスタＱ２の
ソース３１２またはドレイン３２２間の不純物濃度が低
いと空乏層ができやすいが、これを高濃度の不純物領域
３３によって緩和できるためである。
車結晶シリコン層２４との間にｐ＋型の不純物領域３３
を形成しているので、前記シリコン基板１７とｎチャネ
ル型ＭＯＳトランジスタＱ２のソース３１２またはドレ
イン３２２Ｈのリーク電流を低減できる。これは、シリ
コン基板１７とｎチャネル型ＭＯＳトランジスタＱ２の
ソース３１２またはドレイン３２２間の不純物濃度が低
いと空乏層ができやすいが、これを高濃度の不純物領域
３３によって緩和できるためである。
なお、上記第２図に示した実施例では、素子分離領ｗｔ
２０ａ〜２０ｃと同じ厚さの単結晶シリコン層２２ａ
、 ２２ｂを選択エピタキシャル成長法で形成し、不純
物のイオン注入を行なって単結晶シリコン層２２ｂをｐ
型に変換した後、再び不純物のイオン注入を行なってｐ
＋型不純物層３３を形成したが、まず、エピタキシャル
成長法により単結晶シリコン層を薄く形成し、不純物の
イオン注入を行なってｐ＋型不純物層３３を形成した後
、再び選択エピタキシャル成長を行なって素子分離領域
２０ａ〜２０Ｃと同じ厚さまで単結晶シリコンｍ ２２
ｂを形成し、ｐ型に変換しても良い。
２０ａ〜２０ｃと同じ厚さの単結晶シリコン層２２ａ
、 ２２ｂを選択エピタキシャル成長法で形成し、不純
物のイオン注入を行なって単結晶シリコン層２２ｂをｐ
型に変換した後、再び不純物のイオン注入を行なってｐ
＋型不純物層３３を形成したが、まず、エピタキシャル
成長法により単結晶シリコン層を薄く形成し、不純物の
イオン注入を行なってｐ＋型不純物層３３を形成した後
、再び選択エピタキシャル成長を行なって素子分離領域
２０ａ〜２０Ｃと同じ厚さまで単結晶シリコンｍ ２２
ｂを形成し、ｐ型に変換しても良い。
［発明の効果］
以上説明したようにこの発明によれば、ｐチャネル型Ｍ
ＯＳトランジスタの高速化、ラッチアップの防止、素子
の微細化、および生産性の向上が図れる相補型ＭＯＳ半
導体装置の製造方法が得られる。
ＯＳトランジスタの高速化、ラッチアップの防止、素子
の微細化、および生産性の向上が図れる相補型ＭＯＳ半
導体装置の製造方法が得られる。
第１図はこの発明の一実施例に係わる相補型ＭＯＳ半導
体装置の製造方法について説明するための図、第２図は
この発明の他の実施例について説明するための図、第３
図は従来の相補型ＭＯＳ半導体装置の製造方法について
説明するための図である。 １７・・・半導体基板、１９ａ 、 １９ｂ 、 １９
ｃ・・・フィールド反転防止用の不純物層、２０・・・
絶縁膜、２０ａ。 ２０ｂ 、 ２０ｃ・・・素子分離領域、２２ａ 、
２２ｂ・・・単結晶シリコン層（単結晶半導体層）、Ｑ
ｌ・・・ｐチャネル型ＭＯＳトランジスタ、Ｑ２・・・
ｐチャネル型ＭＯＳトランジスタ、３３・・・不純物領
域。 出願人代理人 弁理士 鈴江武彦 一一−ｌ−Ｎ １） 、Ω〜ノ
Ｎ−へ ＾ Ｑ “０第
１図 第２図 ＾ 、０ｍ
体装置の製造方法について説明するための図、第２図は
この発明の他の実施例について説明するための図、第３
図は従来の相補型ＭＯＳ半導体装置の製造方法について
説明するための図である。 １７・・・半導体基板、１９ａ 、 １９ｂ 、 １９
ｃ・・・フィールド反転防止用の不純物層、２０・・・
絶縁膜、２０ａ。 ２０ｂ 、 ２０ｃ・・・素子分離領域、２２ａ 、
２２ｂ・・・単結晶シリコン層（単結晶半導体層）、Ｑ
ｌ・・・ｐチャネル型ＭＯＳトランジスタ、Ｑ２・・・
ｐチャネル型ＭＯＳトランジスタ、３３・・・不純物領
域。 出願人代理人 弁理士 鈴江武彦 一一−ｌ−Ｎ １） 、Ω〜ノ
Ｎ−へ ＾ Ｑ “０第
１図 第２図 ＾ 、０ｍ
Claims (5)
- （１）第１導電型の半導体基板上に絶縁膜を形成する工
程と、この絶縁膜を選択的に除去して素子分離領域を形
成するとともに前記半導体基板の表面を露出させる工程
と、前記半導体基板の露出面上に第１導電型の単結晶半
導体層を形成する工程と、これら単結晶半導体層の少な
くとも一つに第２導電型を形成する不純物をドーピング
して少なくとも隣り合う二つの素子領域に第１導電型お
よび第２導電型の単結晶半導体層を形成する工程と、前
記第２導電型の単結晶半導体層中に第１導電型のチャネ
ルを有するＭＯＳトランジスタを形成する工程と、前記
第１導電型の単結晶半導体層に接する素子分離領域の一
部をエッチングして前記半導体基板の表面およびこの第
１導電型単結晶半導体層の側壁を露出させる工程と、こ
の側壁に沿って第２導電型のチャネルを有するＭＯＳト
ランジスタを形成する工程とを具備することを特徴とす
る相補型ＭＯＳ半導体装置の製造方法。 - （２）前記単結晶半導体層は、選択エピタキシャル成長
法によって形成することを特徴とする特許請求の範囲第
１項記載の相補型ＭＯＳ半導体装置の製造方法。 - （３）前記素子分離領域下の半導体基板に、この基板よ
り不純物濃度が高い第１導電型でフィールド反転防止用
の不純物層を形成することを特徴とする特許請求の範囲
第１項記載の相補型ＭＯＳ半導体装置の製造方法。 - （４）前記第２導電型の単結晶半導体層と前記半導体基
板との間に、この第２導電型単結晶半導体層よりも不純
物濃度が高い第２導電型不純物領域を形成することを特
徴とする特許請求の範囲第１項記載の相補型ＭＯＳ半導
体装置の製造方法。 - （５）前記第１導電型はｎ型、第２導電型はｐ型であり
、前記単結晶半導体層の面方位は（１００）で、第１導
電型単結晶半導体層の側壁の面方位指数は（１１０）で
あることを特徴とする特許請求の範囲第１項記載の相補
型ＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061250A JPS63228662A (ja) | 1987-03-18 | 1987-03-18 | 相補型ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061250A JPS63228662A (ja) | 1987-03-18 | 1987-03-18 | 相補型ｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228662A true JPS63228662A (ja) | 1988-09-22 |
| JPH0346979B2 JPH0346979B2 (ja) | 1991-07-17 |
Family
ID=13165799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061250A Granted JPS63228662A (ja) | 1987-03-18 | 1987-03-18 | 相補型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63228662A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0535681A3 (en) * | 1991-10-01 | 1996-01-17 | Toshiba Kk | Semiconductor body, its manufacturing method, and semiconductor device using the body |
| WO2004112121A1 (ja) * | 2003-06-13 | 2004-12-23 | Kabushiki Kaisha Toyota Jidoshokki | Ｍｉｓトランジスタ及びｃｍｏｓトランジスタ |
-
1987
- 1987-03-18 JP JP62061250A patent/JPS63228662A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0535681A3 (en) * | 1991-10-01 | 1996-01-17 | Toshiba Kk | Semiconductor body, its manufacturing method, and semiconductor device using the body |
| WO2004112121A1 (ja) * | 2003-06-13 | 2004-12-23 | Kabushiki Kaisha Toyota Jidoshokki | Ｍｉｓトランジスタ及びｃｍｏｓトランジスタ |
| US8314449B2 (en) | 2003-06-13 | 2012-11-20 | Foundation For Advancement Of International Science | MIS transistor and CMOS transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0346979B2 (ja) | 1991-07-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |