JPS63229691A - メモリ周辺回路 - Google Patents
メモリ周辺回路Info
- Publication number
- JPS63229691A JPS63229691A JP62064671A JP6467187A JPS63229691A JP S63229691 A JPS63229691 A JP S63229691A JP 62064671 A JP62064671 A JP 62064671A JP 6467187 A JP6467187 A JP 6467187A JP S63229691 A JPS63229691 A JP S63229691A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- signal line
- circuit
- chip enable
- rise
- Prior art date
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- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 27
- 230000002093 peripheral effect Effects 0.000 title claims description 8
- 230000005669 field effect Effects 0.000 claims abstract description 10
- 230000004044 response Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ周辺回路、特に、プリチャージ方式を採
用し高速度動作を要求されるメモリのプリチャージ信号
とチップイネーブル信号を発生するメモリ周辺回路に関
する。
用し高速度動作を要求されるメモリのプリチャージ信号
とチップイネーブル信号を発生するメモリ周辺回路に関
する。
従来、この種のメモリ周辺回路は、Ｍ（Ｍは整数）段の
シフトレジスタのデータ入力端子とクロック入力端子に
、外部から供給される制御信号とクロックを入力し、シ
フトレジスタの各段の出力の論理和あるいは論理積を組
合せて、メモリに対するプリチャージ信号とチップイネ
ーブル信号を発生させていた。
シフトレジスタのデータ入力端子とクロック入力端子に
、外部から供給される制御信号とクロックを入力し、シ
フトレジスタの各段の出力の論理和あるいは論理積を組
合せて、メモリに対するプリチャージ信号とチップイネ
ーブル信号を発生させていた。
第３図はこのような従来例の回路図を示す。
第３図において、制御信号線９はシフトレジスタ１５の
データ入力端子に接続し、シフトレジスタ１５の第１段
と第６段の出力端子がゲート回路１８に、また、第２段
と第５段の出力端子がゲート回路１７の入力端子に接続
している。
データ入力端子に接続し、シフトレジスタ１５の第１段
と第６段の出力端子がゲート回路１８に、また、第２段
と第５段の出力端子がゲート回路１７の入力端子に接続
している。
また、クロック信号線１２は第１段、第３段および第５
段のクロック入力端子とインバータ１６の入力端子に接
続し、インバータ１６の出力端子は第２段、第４段およ
び第６段のクロック入力端子に接続されている。
段のクロック入力端子とインバータ１６の入力端子に接
続し、インバータ１６の出力端子は第２段、第４段およ
び第６段のクロック入力端子に接続されている。
シフトレジスタ１５が制御信号線９からの信号をシフト
していくと、ゲート回路１７と１８はそれぞれプリチャ
ージ信号線１３及びチップイネーブル信号線１４にプリ
チャージ信号とチップイネーブル信号を発生させる。
していくと、ゲート回路１７と１８はそれぞれプリチャ
ージ信号線１３及びチップイネーブル信号線１４にプリ
チャージ信号とチップイネーブル信号を発生させる。
プリチャージ信号の立下りからチップイネーブル信号の
立上りまでの時間及び°チップイネーブル信号の立下り
からプリチャージ信号の立上りまでの時間は、いずれも
、クロック信号のパルス幅、又はその整数倍に設定する
ことが可能であり、従って、これらの時間を、メモリ回
路特性により定められる許容範囲内に設定することがで
きるようにしている。
立上りまでの時間及び°チップイネーブル信号の立下り
からプリチャージ信号の立上りまでの時間は、いずれも
、クロック信号のパルス幅、又はその整数倍に設定する
ことが可能であり、従って、これらの時間を、メモリ回
路特性により定められる許容範囲内に設定することがで
きるようにしている。
〔発明が解決しようとする問題点〕
上述した従来のメモリ周辺回路は、チップイネーブル信
号の立下りからプリチャージ信号の立上りまでの時間、
及びプリチャージ信号の立下りからチップイネーブル信
号の立上りまでの時間を生成するにあたり、クロックの
パルス幅を利用しているため、メモリ回路特性によって
これらの時間をより細かく設定する必要がある場合には
、クロックの周波数を高くしなければならないが、周波
数が高くなる程、動作を正確に制御する事が困難になる
ので、回路設計、特にＩＣ化が容易でないという問題点
がある。
号の立下りからプリチャージ信号の立上りまでの時間、
及びプリチャージ信号の立下りからチップイネーブル信
号の立上りまでの時間を生成するにあたり、クロックの
パルス幅を利用しているため、メモリ回路特性によって
これらの時間をより細かく設定する必要がある場合には
、クロックの周波数を高くしなければならないが、周波
数が高くなる程、動作を正確に制御する事が困難になる
ので、回路設計、特にＩＣ化が容易でないという問題点
がある。
本発明のメモリ周辺回路は、メモリセルアレイをプリチ
ャージしてアクセスするメモリ周辺回路において、 チップイネーブル信号に応答してメモリセルアレイに対
しアドレス選択信号を出力するアドレスデコーダと、 アドレス選択信号を検出するゲート回路と、ゲート回路
の出力と外部から供給される制御信号に応答してそれぞ
れセットとリセットがされる第１の順序回路と、第１の
順序回路の出力に応答してプリチャージ信号を発生する
電界効果トランジスタ群と、電界効果トランジスタ群の
ゲート電極上の信号と制御信号の反転信号に応答してそ
れぞれセットとリセットがされ上記チップイネーブル信
号を出力する第２の順序回路とを設けたことを特徴とす
る。
ャージしてアクセスするメモリ周辺回路において、 チップイネーブル信号に応答してメモリセルアレイに対
しアドレス選択信号を出力するアドレスデコーダと、 アドレス選択信号を検出するゲート回路と、ゲート回路
の出力と外部から供給される制御信号に応答してそれぞ
れセットとリセットがされる第１の順序回路と、第１の
順序回路の出力に応答してプリチャージ信号を発生する
電界効果トランジスタ群と、電界効果トランジスタ群の
ゲート電極上の信号と制御信号の反転信号に応答してそ
れぞれセットとリセットがされ上記チップイネーブル信
号を出力する第２の順序回路とを設けたことを特徴とす
る。
次に、本発明について図面を参照して説明する。
第１図はアドレス入力３ビツト、アドレス選択信号８ビ
ツトの８ワードメモリに対応させた本発明の一実施例で
ある。
ツトの８ワードメモリに対応させた本発明の一実施例で
ある。
第１図を参照すると、本実施例は２つの順序回路１およ
び２と、ゲート回路３と、ＲＡＭ８と、インバータ１０
とから構成され、さらにＲＡＭ８はアドレスデコーダ５
と、メモリセルアレイ１１と、プリチャージのための電
界効果トランジスタ群１４と、インバータ１７とから成
ることがわがる。
び２と、ゲート回路３と、ＲＡＭ８と、インバータ１０
とから構成され、さらにＲＡＭ８はアドレスデコーダ５
と、メモリセルアレイ１１と、プリチャージのための電
界効果トランジスタ群１４と、インバータ１７とから成
ることがわがる。
制御信号線９は、順序回路１のリセット入力端子及びイ
ンバータ１０の入力端子に接続し、インバータ１０の出
力端子は順序回路２のリセット入力端子に接続している
。順序回路２からの出力信号線１４は、アドレスデコー
ダ５のチップイネーブル入力端子に接続しており、アド
レスデコーダ５の出力信号線、すなわちアドレス選択信
号線６はゲート回路３の入力端子に接続している。
ンバータ１０の入力端子に接続し、インバータ１０の出
力端子は順序回路２のリセット入力端子に接続している
。順序回路２からの出力信号線１４は、アドレスデコー
ダ５のチップイネーブル入力端子に接続しており、アド
レスデコーダ５の出力信号線、すなわちアドレス選択信
号線６はゲート回路３の入力端子に接続している。
ゲート回路３の出力信号線は、順序回路１のセット入力
端子に接続しており、順序回路１の出力信号線は、イン
バータ１７を介してメモリのプリチャージの為の電界効
果トランジスタ群４のゲート端子に接続しており、さら
に順序回路２のセット入力端子に接続している。順序回
路１の出力信号線がプリチャージ信号線１３であり、順
序回路２の出力信号線がチップイネーブル信号線１４で
ある。
端子に接続しており、順序回路１の出力信号線は、イン
バータ１７を介してメモリのプリチャージの為の電界効
果トランジスタ群４のゲート端子に接続しており、さら
に順序回路２のセット入力端子に接続している。順序回
路１の出力信号線がプリチャージ信号線１３であり、順
序回路２の出力信号線がチップイネーブル信号線１４で
ある。
次に、本実施例の動作を第２図を参照して説明する。
制御信号線９の信号が“０″の期間においてはプリチャ
ージ信号は“１パであり、第１図中の電界効果トランジ
スタ群４はオン状態にあり、メモリセルアレイ１１はプ
リチャージ状態にある。
ージ信号は“１パであり、第１図中の電界効果トランジ
スタ群４はオン状態にあり、メモリセルアレイ１１はプ
リチャージ状態にある。
次に、制御信号線９の信号の立上りにより順序回路１は
リセットされ、プリチャージ信号線１３の信号は立下り
、電界効果トランジスタ群４はオフし、これにより、順
序回路２はセットされ、チップイネーブル信号線１４の
信号は立上る。
リセットされ、プリチャージ信号線１３の信号は立下り
、電界効果トランジスタ群４はオフし、これにより、順
序回路２はセットされ、チップイネーブル信号線１４の
信号は立上る。
この結果、アドレスデコーダ５はアドレス選択信号線６
の内１本の信号を“１″にし、これにより状態は安定す
る。すなわち、制御信号線９の信号の立上りによりプリ
チャージ信号線１３の信号が立下ってから電界効果トラ
ンジスタ群４のゲート相互を結ぶ配線による遅延と順序
回路２の遅延をもって、チップイネーブル信号線１４の
信号が立上る。
の内１本の信号を“１″にし、これにより状態は安定す
る。すなわち、制御信号線９の信号の立上りによりプリ
チャージ信号線１３の信号が立下ってから電界効果トラ
ンジスタ群４のゲート相互を結ぶ配線による遅延と順序
回路２の遅延をもって、チップイネーブル信号線１４の
信号が立上る。
次に、制御信号線９の信号が立下ると、順序回路２はリ
セットされ、チップイネーブル信号線１４の信号は立下
り、アドレスデコーダ５の出力は全てＩＩ ＯＩＩにな
り、これにより順序回路１はセットされ、プリチャージ
信号線１３の信号が立上る。
セットされ、チップイネーブル信号線１４の信号は立下
り、アドレスデコーダ５の出力は全てＩＩ ＯＩＩにな
り、これにより順序回路１はセットされ、プリチャージ
信号線１３の信号が立上る。
すなわち、制御信号線９の信号の立下りにより、チップ
イネーブル信号線１４の信号は立下り、これによってア
ドレス選択信号線６の信号が全て立下った事をゲート回
路３で認識してからプリチャージ信号線１３の信号を立
上げている。
イネーブル信号線１４の信号は立下り、これによってア
ドレス選択信号線６の信号が全て立下った事をゲート回
路３で認識してからプリチャージ信号線１３の信号を立
上げている。
以上説明した様に、本発明は２つの順序回路と１つのゲ
ート回路をメモリ回路に組合せる事により、プリチャー
ジ信号の立下りからチップイネーブル信号の立上にまで
の時間及びチップイネーブル信号の立下りからプリチャ
ージ信号の立上りまでの時間をメモリ内のプリチャージ
の為のトランジスタの状態及びアドレス選択信号の状態
を検出して生成する構成としたため、メモリ回路特性が
バラついても、常に必要最小限の時間に設定でき、この
結果、メモリ駆動に関して高速なりロックを不要とし、
又、プリチャージ信号とチップイネーブル信号の発生用
回路の簡略化にも効果がある。
ート回路をメモリ回路に組合せる事により、プリチャー
ジ信号の立下りからチップイネーブル信号の立上にまで
の時間及びチップイネーブル信号の立下りからプリチャ
ージ信号の立上りまでの時間をメモリ内のプリチャージ
の為のトランジスタの状態及びアドレス選択信号の状態
を検出して生成する構成としたため、メモリ回路特性が
バラついても、常に必要最小限の時間に設定でき、この
結果、メモリ駆動に関して高速なりロックを不要とし、
又、プリチャージ信号とチップイネーブル信号の発生用
回路の簡略化にも効果がある。
第１図は本発明の一実施例、第２図は本実施例のタイミ
ング図および第３図は従来例をそれぞれ示す図である。
ング図および第３図は従来例をそれぞれ示す図である。
Claims (1)
- 【特許請求の範囲】 メモリセルアレイをプリチャージしてアクセスするメ
モリ周辺回路において、 チップイネーブル信号に応答して前記メモリセルアレイ
に対しアドレス選択信号を出力するアドレスデコーダと
、 該アドレス選択信号を検出するゲート回路と、該ゲート
回路の出力と外部から供給される制御信号に応答してそ
れぞれセットとリセットがされる第１の順序回路と、該
第１の順序回路の出力に応答して前記プリチャージ信号
を発生する電界効果トランジスタ群と、該電界効果トラ
ンジスタ群のゲート電極上の信号と前記制御信号の反転
信号に応答してそれぞれセットとリセットがされ前記チ
ップイネーブル信号を出力する第２の順序回路とを設け
た事を特徴とするメモリ周辺回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064671A JPS63229691A (ja) | 1987-03-18 | 1987-03-18 | メモリ周辺回路 |
| US07/169,683 US4918657A (en) | 1987-03-18 | 1988-03-18 | Semiconductor memory device provided with an improved precharge and enable control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064671A JPS63229691A (ja) | 1987-03-18 | 1987-03-18 | メモリ周辺回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63229691A true JPS63229691A (ja) | 1988-09-26 |
| JPH0561715B2 JPH0561715B2 (ja) | 1993-09-06 |
Family
ID=13264876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62064671A Granted JPS63229691A (ja) | 1987-03-18 | 1987-03-18 | メモリ周辺回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4918657A (ja) |
| JP (1) | JPS63229691A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208783A (en) * | 1988-04-05 | 1993-05-04 | Matsushita Electric Industrial Co., Ltd. | Memory unit delay-compensating circuit |
| US5170376A (en) * | 1988-12-24 | 1992-12-08 | Alcatel N.V. | Asynchronous timing circuit for a 2-coordinate memory |
| US5799186A (en) * | 1990-12-20 | 1998-08-25 | Eastman Kodak Company | Method and apparatus for programming a peripheral processor with a serial output memory device |
| US5325515A (en) * | 1991-05-14 | 1994-06-28 | Nec Electronics, Inc. | Single-component memory controller utilizing asynchronous state machines |
| US5590088A (en) * | 1993-07-13 | 1996-12-31 | Seiko Epson Corporation | Semiconductor memory device with enable signal conversion circuit operative for reducing current consumption |
| US6304921B1 (en) * | 1998-12-07 | 2001-10-16 | Motorola Inc. | System for serial peripheral interface with embedded addressing circuit for providing portion of an address for peripheral devices |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3801827A (en) * | 1972-10-05 | 1974-04-02 | Bell Telephone Labor Inc | Multiple-phase control signal generator |
| US4040122A (en) * | 1976-04-07 | 1977-08-02 | Burroughs Corporation | Method and apparatus for refreshing a dynamic memory by sequential transparent readings |
| US4463440A (en) * | 1980-04-15 | 1984-07-31 | Sharp Kabushiki Kaisha | System clock generator in integrated circuit |
| US4570082A (en) * | 1983-11-25 | 1986-02-11 | International Business Machines Corporation | Single clocked latch circuit |
| US4755964A (en) * | 1985-04-19 | 1988-07-05 | American Telephone And Telegraph Company | Memory control circuit permitting microcomputer system to utilize static and dynamic rams |
-
1987
- 1987-03-18 JP JP62064671A patent/JPS63229691A/ja active Granted
-
1988
- 1988-03-18 US US07/169,683 patent/US4918657A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4918657A (en) | 1990-04-17 |
| JPH0561715B2 (ja) | 1993-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |