JPS63229742A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63229742A JPS63229742A JP6238787A JP6238787A JPS63229742A JP S63229742 A JPS63229742 A JP S63229742A JP 6238787 A JP6238787 A JP 6238787A JP 6238787 A JP6238787 A JP 6238787A JP S63229742 A JPS63229742 A JP S63229742A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、酸化膜／窒化膜／酸化膜の三層膜構造の薄膜
ゲートキャパシタを有する半導体装置の製造方法に関す
るものである。
ゲートキャパシタを有する半導体装置の製造方法に関す
るものである。
（従来の技術）
半導体装置、特にＭＯ５型半導体装置において、デバイ
スの高集積化に伴うセルキャパシタ容量の低減を防ぐた
め、高誘電体である窒化膜を熱酸化膜で挟んだ三層膜構
造のキャパシタが現在用いられている。
スの高集積化に伴うセルキャパシタ容量の低減を防ぐた
め、高誘電体である窒化膜を熱酸化膜で挟んだ三層膜構
造のキャパシタが現在用いられている。
この三層膜を形成する場合、一番車層の酸化膜は窒化膜
を酸化することで形成されていた。それは最上層に形成
されている酸化膜によって耐圧の劣化を低減させること
ができるという利点からである。
を酸化することで形成されていた。それは最上層に形成
されている酸化膜によって耐圧の劣化を低減させること
ができるという利点からである。
第２図は係る従来の半導体装置の製造工程断面図である
。
。
まず、第２図（ａ）に示されるように、Ｓｉ基板１に酸
化膜２を熱酸化により形成する。次に、第２図（ｂ）に
示されるように、その上にＬＰＧＶＤを用いて窒化膜３
を生成する。次いで、熱酸化により窒化膜をヒーリング
する。即ち、第２図（ｃ）に示されるように、窒化膜３
の上部を酸化し、酸化膜４を生成する。次に、第２図（
ｄ）に示されるように、その上にＬＰＧＶＤを用いて多
結晶シリコン５を生成し、リンをドープして電極を形成
し、三層膜キャパシタを得ることができる。
化膜２を熱酸化により形成する。次に、第２図（ｂ）に
示されるように、その上にＬＰＧＶＤを用いて窒化膜３
を生成する。次いで、熱酸化により窒化膜をヒーリング
する。即ち、第２図（ｃ）に示されるように、窒化膜３
の上部を酸化し、酸化膜４を生成する。次に、第２図（
ｄ）に示されるように、その上にＬＰＧＶＤを用いて多
結晶シリコン５を生成し、リンをドープして電極を形成
し、三層膜キャパシタを得ることができる。
更に、この構造をメモリとして採用する際は、できるだ
け誘電率の大きい窒化膜を誘電体層として使用するのが
好ましく、そのため、酸化膜厚を薄くすると、上記耐圧
不良が発生しやすくなる。
け誘電率の大きい窒化膜を誘電体層として使用するのが
好ましく、そのため、酸化膜厚を薄くすると、上記耐圧
不良が発生しやすくなる。
また、酸化膜厚を制御良く、薄く形成することも困難で
あった。
あった。
（発明が解決しようとする問題点）
上記した窒化膜のヒーリング酸化条件としては９００〜
９５０℃の温度を用い、酸化膜厚として２０Å以上を形
成することにより、窒化膜のピンホール、ウィークスポ
ットなどを改良し、キャパシタ膜の安定化を図ってきた
。しかし、上記方法によるとキャパシタ膜の耐圧分布、
経時絶縁破壊（ＴＤＤＢ ：Ｔｉｍｅ Ｄｅｐｅｎｄｅ
ｒ＋Ｌ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ
）不良等が発生し、歩留まり、信頼性上の問題が依然と
して未解決のままであった。
９５０℃の温度を用い、酸化膜厚として２０Å以上を形
成することにより、窒化膜のピンホール、ウィークスポ
ットなどを改良し、キャパシタ膜の安定化を図ってきた
。しかし、上記方法によるとキャパシタ膜の耐圧分布、
経時絶縁破壊（ＴＤＤＢ ：Ｔｉｍｅ Ｄｅｐｅｎｄｅ
ｒ＋Ｌ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ
）不良等が発生し、歩留まり、信頼性上の問題が依然と
して未解決のままであった。
本発明は、上記問題点を除去し、酸化膜／窒化ＩＩＩ／
酸化膜の三層膜構造における窒化膜上に薄く、膜厚が均
一で、かつ、不良の発生し難い酸化膜を形成する半導体
装置の製造方法を提供することを目的とするものである
。
酸化膜の三層膜構造における窒化膜上に薄く、膜厚が均
一で、かつ、不良の発生し難い酸化膜を形成する半導体
装置の製造方法を提供することを目的とするものである
。
（問題点を解決するための手段）
本発明は、上記問題点を解決するために、窒化膜生成後
に行うヒーリング酸化をドライ（Ｄｒｙ）雰囲気で行い
、その場合、処理温度を８５０℃〜９５０℃、処理時間
を１００分以上とし、窒化膜上に形成される酸化膜の膜
厚をできるだけ薄くするようにしたものである。
に行うヒーリング酸化をドライ（Ｄｒｙ）雰囲気で行い
、その場合、処理温度を８５０℃〜９５０℃、処理時間
を１００分以上とし、窒化膜上に形成される酸化膜の膜
厚をできるだけ薄くするようにしたものである。
（作用）ゝ
本発明によれば、上記したように、ヒーリング酸化の雰
囲気をドライにし、酸化温度を８５０℃〜９５０℃、酸
化時間を１００分以上にし、ヒーリング酸化膜厚を５〜
１０人にすることによって、窒化膜上に極めて薄くかつ
、膜質の良い酸化膜を形成することができる。また、こ
の酸化膜は薄く形成できるにもかかわらず温度により厚
さを決定できるため、所定時間ヒーリングした後は厚さ
のばらつきがほとんどなくなり均一な膜厚を形成するこ
とができる。更に、酸化膜は薄く形成できるので、容量
の大きいキャパシタを得ることができる。
囲気をドライにし、酸化温度を８５０℃〜９５０℃、酸
化時間を１００分以上にし、ヒーリング酸化膜厚を５〜
１０人にすることによって、窒化膜上に極めて薄くかつ
、膜質の良い酸化膜を形成することができる。また、こ
の酸化膜は薄く形成できるにもかかわらず温度により厚
さを決定できるため、所定時間ヒーリングした後は厚さ
のばらつきがほとんどなくなり均一な膜厚を形成するこ
とができる。更に、酸化膜は薄く形成できるので、容量
の大きいキャパシタを得ることができる。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の一実施例を示す半導体装置の製造工程
断面図である。
断面図である。
この実施例では三層膜ゲートＭＯＳ型半導体装置の第１
ゲート三層膜構造の窒化膜生成後のヒーリングによる最
上層膜（シリコン酸化膜）の生成方法について説明する
。
ゲート三層膜構造の窒化膜生成後のヒーリングによる最
上層膜（シリコン酸化膜）の生成方法について説明する
。
まず、第１図（ａ）に示されるように、Ｐ型シリコン基
板１１の表面に熱酸化により１０〜８０人の第１ゲート
絶縁膜〔基底（ｂｏｔｔｏｍ）シリコン酸化膜〕１２を
形成する。
板１１の表面に熱酸化により１０〜８０人の第１ゲート
絶縁膜〔基底（ｂｏｔｔｏｍ）シリコン酸化膜〕１２を
形成する。
次に、第１図（ｂ）に示されるように、その上に減圧Ｃ
ＶＯ（化学的気相成長法）を用いて５０〜１５０人のシ
リコン窒化膜１３を形成する。
ＶＯ（化学的気相成長法）を用いて５０〜１５０人のシ
リコン窒化膜１３を形成する。
次いで、第１図（ｃ）に示されるように、酸化ドライ雰
囲気で温度８５０℃〜９５０℃の範囲で、５〜１０人の
膜厚の酸化膜１４が生成されるようにヒーリング酸化を
行う、なお、この場合、モニターとして入れたベアシリ
コン上には４００人（例えば、ドライ雰囲気、温度９５
０℃で、ヒーリング時間７０分の場合、ベアシリコン上
の酸化膜厚は３３０〜３４０人であるが、ドライ雰囲気
、温度９５０℃で、ヒーリング時間１００分の場合のベ
アシリコン上の酸化膜厚は４２０〜４３０人となる）以
上の酸化膜厚が生成されるように、酸化膜１４をなるべ
く薄く形成するようにする。
囲気で温度８５０℃〜９５０℃の範囲で、５〜１０人の
膜厚の酸化膜１４が生成されるようにヒーリング酸化を
行う、なお、この場合、モニターとして入れたベアシリ
コン上には４００人（例えば、ドライ雰囲気、温度９５
０℃で、ヒーリング時間７０分の場合、ベアシリコン上
の酸化膜厚は３３０〜３４０人であるが、ドライ雰囲気
、温度９５０℃で、ヒーリング時間１００分の場合のベ
アシリコン上の酸化膜厚は４２０〜４３０人となる）以
上の酸化膜厚が生成されるように、酸化膜１４をなるべ
く薄く形成するようにする。
次いで、第１図（ｄ）に示されるように、ヒーリングに
よって生成された酸化膜１４上に、ｌＸｌ０”〜ｌＸｌ
０”ｃｍ−’の濃度のリンを含む多結晶シリコン（電極
）１５を全面に減圧ＣＶＤ （化学的気相成長法）を用
いて１００〜５０００人の膜厚で堆積させて酸化膜／窒
化膜／酸化膜の三層構造のゲートキャパシタを得ること
ができる。
よって生成された酸化膜１４上に、ｌＸｌ０”〜ｌＸｌ
０”ｃｍ−’の濃度のリンを含む多結晶シリコン（電極
）１５を全面に減圧ＣＶＤ （化学的気相成長法）を用
いて１００〜５０００人の膜厚で堆積させて酸化膜／窒
化膜／酸化膜の三層構造のゲートキャパシタを得ること
ができる。
上記したように、Ｐ型シリコン基板の表面に熱酸化によ
り１０〜８０人の第１ゲート酸化膜を形成し、更に、そ
の上に減圧ＣＶＯ＜化学的気相成長法）を用いて９０人
のシリコン窒化膜を形成した後、（ａ）ウェット雰囲気
（Ｈ２０ガスを含む雰囲気）で９００℃で３０分間の窒
化膜の酸化を行い（なお、これ以上の温度にし、時間を
長くするとキャパシタに使用できなくなる程、酸化膜厚
が厚くなるため、この条件を用いた。）、 （ｂ） ドライ雰囲気（水蒸気を含まない雰囲気）で
、９５０℃で７０分で窒化膜を酸化し、 （ｃ） ドライ雰囲気（水蒸気を含まない雰囲気）で
、９５０℃で１２０分で窒化膜を酸化した。
り１０〜８０人の第１ゲート酸化膜を形成し、更に、そ
の上に減圧ＣＶＯ＜化学的気相成長法）を用いて９０人
のシリコン窒化膜を形成した後、（ａ）ウェット雰囲気
（Ｈ２０ガスを含む雰囲気）で９００℃で３０分間の窒
化膜の酸化を行い（なお、これ以上の温度にし、時間を
長くするとキャパシタに使用できなくなる程、酸化膜厚
が厚くなるため、この条件を用いた。）、 （ｂ） ドライ雰囲気（水蒸気を含まない雰囲気）で
、９５０℃で７０分で窒化膜を酸化し、 （ｃ） ドライ雰囲気（水蒸気を含まない雰囲気）で
、９５０℃で１２０分で窒化膜を酸化した。
のそれぞれの実験を行い、それぞれに形成された膜の信
頼性実験を行った。
頼性実験を行った。
この実験結果を第３図に示す。この図において、横軸は
ＴＤＤＢにおける時間を対数軸でとってあり、例えば、
Ｅ−２は１０−２を示す。縦軸は不良発生率で同様に対
数軸となっている。
ＴＤＤＢにおける時間を対数軸でとってあり、例えば、
Ｅ−２は１０−２を示す。縦軸は不良発生率で同様に対
数軸となっている。
この図に示されるように、不良発生率はウェット雰囲気
よりドライ雰囲気の方が小さく、また、ドライ雰囲気で
も時間が長くなる方が不良発生率は小さくなる。
よりドライ雰囲気の方が小さく、また、ドライ雰囲気で
も時間が長くなる方が不良発生率は小さくなる。
次に、ドライ雰囲気でヒーリング時間を変えた場合の当
該三層膜の欠陥密度を測定した。これを第４図に示す。
該三層膜の欠陥密度を測定した。これを第４図に示す。
この図において、ドライ雰囲気で９５０℃で、キャパシ
タ面積２５．１６ ｍｍ”の条件で、横軸はヒーリング
時間（分）、縦軸は欠陥密度（個／ｃｄ）を示している
。
タ面積２５．１６ ｍｍ”の条件で、横軸はヒーリング
時間（分）、縦軸は欠陥密度（個／ｃｄ）を示している
。
この図に示されるように、ヒーリング時間が、１００分
程度までは時間と共に欠陥密度が小さくなり、それ以降
は限界となり、欠陥密度が小さくなる率が減少すること
がわかる。
程度までは時間と共に欠陥密度が小さくなり、それ以降
は限界となり、欠陥密度が小さくなる率が減少すること
がわかる。
次に、ドライ雰囲気のヒーリング時間と窒化膜（ＳｉＪ
ｎ）上に形成される酸化膜の厚さの関係を調べてみた。
ｎ）上に形成される酸化膜の厚さの関係を調べてみた。
この結果を第５図に示す。この図において、横軸はヒー
リング時間（分）で、縦軸は窒化膜上に形成される酸化
膜厚（人）である。
リング時間（分）で、縦軸は窒化膜上に形成される酸化
膜厚（人）である。
この図に示されるように、１００分程度までは時間と共
に厚さが増すが、それ以上ヒーリングを行っても膜厚が
上昇しない。また、これによって得られる膜厚は１０Å
以下と従来のウェット雰囲気で９００℃の場合２０人に
近いと比べると、より薄く形成されることがわかる。
に厚さが増すが、それ以上ヒーリングを行っても膜厚が
上昇しない。また、これによって得られる膜厚は１０Å
以下と従来のウェット雰囲気で９００℃の場合２０人に
近いと比べると、より薄く形成されることがわかる。
このようなことにより、本発明の好ましい三層膜からな
るキャパシタを有する半導体装置の製造方法は窒化膜を
形成した後、ドライ雰囲気で８５０℃〜９５０℃程度の
温度で１００分以上のヒーリングを行うことにより５〜
１０人の酸化膜を形成する工程を含むものである。この
時、酸化膜厚は酸化温度により決定され、三層膜の膜質
は酸化時間（ヒーリング時間）により決定される。
るキャパシタを有する半導体装置の製造方法は窒化膜を
形成した後、ドライ雰囲気で８５０℃〜９５０℃程度の
温度で１００分以上のヒーリングを行うことにより５〜
１０人の酸化膜を形成する工程を含むものである。この
時、酸化膜厚は酸化温度により決定され、三層膜の膜質
は酸化時間（ヒーリング時間）により決定される。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、窒化膜
のヒーリング酸化の雰囲気をドライにし、酸化温度を８
５０℃〜９５０℃、酸化時間を１００分以上にし、ヒー
リング酸化膜厚を５〜１０人にするようにしたので、 （１）ｇ化膜上に極めて薄くかつ、膜質の良い酸化膜を
形成することができる。
のヒーリング酸化の雰囲気をドライにし、酸化温度を８
５０℃〜９５０℃、酸化時間を１００分以上にし、ヒー
リング酸化膜厚を５〜１０人にするようにしたので、 （１）ｇ化膜上に極めて薄くかつ、膜質の良い酸化膜を
形成することができる。
（２）この酸化膜は薄く形成できるにもかかわらず温度
により厚さを決定できるため、所定時間ヒーリングした
後は厚さのばらつきがほとんどなくなり均一な膜厚を形
成することができる。
により厚さを決定できるため、所定時間ヒーリングした
後は厚さのばらつきがほとんどなくなり均一な膜厚を形
成することができる。
（３）酸化膜は薄く形成できるので、容量の大きいキャ
パシタを得ることができる。
パシタを得ることができる。
従って、ピンホールやウィークスポットを低減すること
ができ、欠陥密度を低く抑え、信頼性の向上を図ること
ができる。更にヒーリング酸化膜を薄くすることでキャ
パシタ容量を増大した酸化膜／窒化膜／酸化膜三層膜の
薄膜ゲートキャパシタを得ることができる。
ができ、欠陥密度を低く抑え、信頼性の向上を図ること
ができる。更にヒーリング酸化膜を薄くすることでキャ
パシタ容量を増大した酸化膜／窒化膜／酸化膜三層膜の
薄膜ゲートキャパシタを得ることができる。
第１図は本発明の一実施例を示す半導体装置の製造工程
断面図、第２図は従来の半導体装置の製造工程断面図、
第３図は半導体装置の経時絶縁破壊特性図、第４図は半
導体装置のヒーリング時間対欠陥密度特性図、第５図は
半導体装置のし−リング時開封シリコン窒化膜上の酸化
膜厚特性図である。 １１・・・Ｐ型シリコン基板、１２・・・第１の酸化膜
、１３・・・窒化膜、１４・・・第２の酸化膜、１５・
・・多結晶シリコン（電橋）。
断面図、第２図は従来の半導体装置の製造工程断面図、
第３図は半導体装置の経時絶縁破壊特性図、第４図は半
導体装置のヒーリング時間対欠陥密度特性図、第５図は
半導体装置のし−リング時開封シリコン窒化膜上の酸化
膜厚特性図である。 １１・・・Ｐ型シリコン基板、１２・・・第１の酸化膜
、１３・・・窒化膜、１４・・・第２の酸化膜、１５・
・・多結晶シリコン（電橋）。
Claims (2)
- （１）酸化膜間に窒化膜を挟む三層膜からなるキャパシ
タを有する半導体装置の製造方法において、 （ａ）第１の酸化膜を形成する工程と、 （ｂ）該第１の酸化膜上に窒化膜を形成する工程と、 （ｃ）該窒化膜上に熱酸化温度により決定される膜厚と
熱酸化時間により決定される膜質を有するようにドライ
雰囲気中で熱酸化を行い薄い第２の酸化膜を形成する工
程とを施すようにしたことを特徴とする半導体装置の製
造方法。 - （２）前記工程（ｃ）における酸化条件として処理温度
８５０〜９５０℃、処理時間１００分以上とし、５乃至
１０Åの膜厚の第２の酸化膜を形成するようにしたこと
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6238787A JPS63229742A (ja) | 1987-03-19 | 1987-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6238787A JPS63229742A (ja) | 1987-03-19 | 1987-03-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63229742A true JPS63229742A (ja) | 1988-09-26 |
Family
ID=13198663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6238787A Pending JPS63229742A (ja) | 1987-03-19 | 1987-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63229742A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03159166A (ja) * | 1989-11-08 | 1991-07-09 | Samsung Electron Co Ltd | 半導体装置及びその製造方法 |
-
1987
- 1987-03-19 JP JP6238787A patent/JPS63229742A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03159166A (ja) * | 1989-11-08 | 1991-07-09 | Samsung Electron Co Ltd | 半導体装置及びその製造方法 |
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