JPS63229848A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63229848A JPS63229848A JP62065015A JP6501587A JPS63229848A JP S63229848 A JPS63229848 A JP S63229848A JP 62065015 A JP62065015 A JP 62065015A JP 6501587 A JP6501587 A JP 6501587A JP S63229848 A JPS63229848 A JP S63229848A
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- JP
- Japan
- Prior art keywords
- substrate potential
- wells
- transfer gate
- gate transistor
- layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体記憶装置に関するもので、特に基板
電位の制御に係わる。
電位の制御に係わる。
（従来の技術）
一般に、ＭＯ３型転送ゲートトランジスタを有する半導
体記憶装置、例えばダイナミックＲＡＭには基板電位が
印加されている。これによって、ピット線容量の低減、
および転送ゲートトランジスタのサブスレッシュホール
ドリーク電流を低減している。しかしながら、各素子の
微細化が進むにつれて転送ゲートトランジスタのチャネ
ル長も短くなり（例えばＬ−０，５μｍ）、現在使用さ
れている一２Ｖ〜−３Ｖ程度の基板電位では第３図に示
すようにサブスレッシュホールドリーク電流が増加する
傾向にある。第３図はＭＯ３型転送ゲートトランジスタ
のゲート電圧■。に対するドレイン電流Ｉｏの特性を示
すもので、このリーク電流が増加するとダイナミックＲ
ＡＭの場合、情報を書込んでも情報を保持できなくなる
。
体記憶装置、例えばダイナミックＲＡＭには基板電位が
印加されている。これによって、ピット線容量の低減、
および転送ゲートトランジスタのサブスレッシュホール
ドリーク電流を低減している。しかしながら、各素子の
微細化が進むにつれて転送ゲートトランジスタのチャネ
ル長も短くなり（例えばＬ−０，５μｍ）、現在使用さ
れている一２Ｖ〜−３Ｖ程度の基板電位では第３図に示
すようにサブスレッシュホールドリーク電流が増加する
傾向にある。第３図はＭＯ３型転送ゲートトランジスタ
のゲート電圧■。に対するドレイン電流Ｉｏの特性を示
すもので、このリーク電流が増加するとダイナミックＲ
ＡＭの場合、情報を書込んでも情報を保持できなくなる
。
すなわち、キャパシタに蓄積された電荷が転送ゲートト
ランジスタを介して逃げてしまい、書込んだ情報が消え
てしまうことになる。このような情報の消失を防止する
ためには、基板電位を従来よりも深く（例えば−５Ｖ）
すれば良いが、このように基板電位を深く（低く）設定
すると転送ゲートトランジスタをオンさせるためにゲー
トに高電圧を印加する必要が生じ、書込みおよび読出し
の速度が低下する。しかも、転送ゲートトランジスタの
ゲートに高電圧を印加すると、このトランジスタに高電
界がかかりゲート酸化膜が破壊され易くなったり素子が
劣化するという問題を生ずる。
ランジスタを介して逃げてしまい、書込んだ情報が消え
てしまうことになる。このような情報の消失を防止する
ためには、基板電位を従来よりも深く（例えば−５Ｖ）
すれば良いが、このように基板電位を深く（低く）設定
すると転送ゲートトランジスタをオンさせるためにゲー
トに高電圧を印加する必要が生じ、書込みおよび読出し
の速度が低下する。しかも、転送ゲートトランジスタの
ゲートに高電圧を印加すると、このトランジスタに高電
界がかかりゲート酸化膜が破壊され易くなったり素子が
劣化するという問題を生ずる。
（発明が解決しようとする問題点）
上述したように従来の半導体記憶装置は、素子の微細化
に伴ってサブスレッシュホールドリーク電流が増加し、
この電流を低減しようとすると書込みおよび読出し速度
が低下するとともに素子の劣化を招く欠点がある。
に伴ってサブスレッシュホールドリーク電流が増加し、
この電流を低減しようとすると書込みおよび読出し速度
が低下するとともに素子の劣化を招く欠点がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、書込みおよび読出し速度の低
下や素子の劣化を招くことなくサブスレッシュホールド
リーク電流を低減できる半導体記憶装置を提供すること
である。
その目的とするところは、書込みおよび読出し速度の低
下や素子の劣化を招くことなくサブスレッシュホールド
リーク電流を低減できる半導体記憶装置を提供すること
である。
［発明の構成］
（問題点を解決するための手段と作用）すなわち、この
発明においては、上記の目的を達成するために、ＭＯＳ
型転送ゲートトランジスタの基板電位を情報の保持状悪
時には深くし、情報の書込み時および読出し時にのみ選
択的に浅くしている。
発明においては、上記の目的を達成するために、ＭＯＳ
型転送ゲートトランジスタの基板電位を情報の保持状悪
時には深くし、情報の書込み時および読出し時にのみ選
択的に浅くしている。
こうすることにより、ＭＯＳ型転送ゲートトランジスタ
の基板電位は、情報を保持する時には深いのでサブスレ
ッシュホールドリーク電流を低減でき、且つ情報の書込
み時および読出し時には浅くしているので動作速度が低
下することはない。
の基板電位は、情報を保持する時には深いのでサブスレ
ッシュホールドリーク電流を低減でき、且つ情報の書込
み時および読出し時には浅くしているので動作速度が低
下することはない。
しかも、このトランジスタをオンさせるためにゲートに
高電圧を印加する必要はないので、素子が劣化１ノでゲ
ート酸化膜が破壊され易くなったりすることもない。
高電圧を印加する必要はないので、素子が劣化１ノでゲ
ート酸化膜が破壊され易くなったりすることもない。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。第１図（ａ）〜（Ｃ）は、この発明をダイナミッ
クＲＡＭ１．：適用した場合のメモリセルの構成を示す
もので、（ａ）図はパターン平面図、（ｂ）図は（ａ）
図のｘ−ｘ”線に沿った断面図、（Ｃ）図は（ａ）図の
Ｙ−Ｙ′線に沿った断面図をそれぞれ示している。第１
凶において、１１は例えばｎ型のシリコン基板で、この
シリコン基板１１にはｐ型のウェル領域１２１ 、１２
２ 。
する。第１図（ａ）〜（Ｃ）は、この発明をダイナミッ
クＲＡＭ１．：適用した場合のメモリセルの構成を示す
もので、（ａ）図はパターン平面図、（ｂ）図は（ａ）
図のｘ−ｘ”線に沿った断面図、（Ｃ）図は（ａ）図の
Ｙ−Ｙ′線に沿った断面図をそれぞれ示している。第１
凶において、１１は例えばｎ型のシリコン基板で、この
シリコン基板１１にはｐ型のウェル領域１２１ 、１２
２ 。
１２３が行方向に選択的に形成されている。上記ｐウェ
ル領域１２１ 、１２２ 、１２３には、シリコン酸化
膜から成り列方向に伸びる素子分離領域１３１゜１３２
、およびシリコン酸化膜から成り行方向に伸びる素子分
離領域１３３ 、１３４が設けられている。
ル領域１２１ 、１２２ 、１２３には、シリコン酸化
膜から成り列方向に伸びる素子分離領域１３１゜１３２
、およびシリコン酸化膜から成り行方向に伸びる素子分
離領域１３３ 、１３４が設けられている。
そして、これらの素子分離領域１３１〜１３４によって
ｐウェル領域内にメモリセル領域１４．〜１４日が形成
される。なお、上記列方向に伸びる素子分離ＷＡ域１３
１ 、１３２は、（ｂ）図に示す如く底部がｐウェル領
［１２の底面（シリコン基板１１との境界）より所定の
距離だけ隔てられた上方に位置している。一方、上記行
方向に伸びる素子分離領［１３３゜１３４は、（Ｃ）図
に示す如く底部がρウェル＠域１２の底面に接し、各ウ
ェル領域１２． 、１２２ 、１２３問も分離している
。つまり、メモリセル領［１４１〜１４３．１４４〜１
４．．１４７〜１４９はそれぞれ、素子分離領域１３３
、１３４によって分離されることになる。そして、上
記メモリセル領域１４１〜１４９および素子分離領域１
３１． ｔ３２上には、キャパシタ電極１５１〜１５３
と例えば多結晶シリコンからなり転送ゲートを兼ねるＮ
極１６１〜１６３が設けられる。
ｐウェル領域内にメモリセル領域１４．〜１４日が形成
される。なお、上記列方向に伸びる素子分離ＷＡ域１３
１ 、１３２は、（ｂ）図に示す如く底部がｐウェル領
［１２の底面（シリコン基板１１との境界）より所定の
距離だけ隔てられた上方に位置している。一方、上記行
方向に伸びる素子分離領［１３３゜１３４は、（Ｃ）図
に示す如く底部がρウェル＠域１２の底面に接し、各ウ
ェル領域１２． 、１２２ 、１２３問も分離している
。つまり、メモリセル領［１４１〜１４３．１４４〜１
４．．１４７〜１４９はそれぞれ、素子分離領域１３３
、１３４によって分離されることになる。そして、上
記メモリセル領域１４１〜１４９および素子分離領域１
３１． ｔ３２上には、キャパシタ電極１５１〜１５３
と例えば多結晶シリコンからなり転送ゲートを兼ねるＮ
極１６１〜１６３が設けられる。
すなわち、各メモリセル領１１１１４１〜１４９上の電
極１５１〜１５３はキャパシタ電極として機能し、ｎ−
型拡散層１８１〜１８３とｎ＋型型数散層１９１〜１９
３の間の領域上の電極１６１〜１６３は転送ゲート電陽
およびワードラインとして機能する。
極１５１〜１５３はキャパシタ電極として機能し、ｎ−
型拡散層１８１〜１８３とｎ＋型型数散層１９１〜１９
３の間の領域上の電極１６１〜１６３は転送ゲート電陽
およびワードラインとして機能する。
更に、キャパシタ電極１５．〜１５３上およびゲート電
極１６１〜１６３上を含む全面にシリコン酸化膜からな
る層間絶縁膜２０が被覆形成されている。この層間絶縁
ＷＡ２０には、コンタクトホール２１１〜２１９が開孔
されており、この層間絶縁ｌ１Ｉ２０上にアルミ配線（
ビットライン）１７１〜１７３が形成され、上記コンタ
クトホール２１１〜２１Ｂを介してｐウェル領域１２１
、１２２ 、１２３の表面領域に設けられた高１度の
ｐ＋型不純物領域１２ａに接続される。また、上記ｐウ
ェル領域１２１〜１２３には、基板電位を印加するため
のコンタクトホール２２１〜２２３が形成され、アルミ
配線２３１〜２３３を介して図示しない基板電位発生回
路（基板電位供給手段）に接続される。この基板電位発
生回路は、情報の読出し時もしくは自込み時には例えば
−２Ｖ〜−３Ｖの電位を選択された転送ゲートトランジ
スタが形成されたｐウェル領域に供給し、非選択メモリ
セルの転送ゲートトランジスタが形成されたｐウェル領
域には例えば−５Ｖを供給する。一方、情報の保持状態
時には例えば−５■を全てのｐウェル領域１２１〜１２
３に供給するような構成となっている。
極１６１〜１６３上を含む全面にシリコン酸化膜からな
る層間絶縁膜２０が被覆形成されている。この層間絶縁
ＷＡ２０には、コンタクトホール２１１〜２１９が開孔
されており、この層間絶縁ｌ１Ｉ２０上にアルミ配線（
ビットライン）１７１〜１７３が形成され、上記コンタ
クトホール２１１〜２１Ｂを介してｐウェル領域１２１
、１２２ 、１２３の表面領域に設けられた高１度の
ｐ＋型不純物領域１２ａに接続される。また、上記ｐウ
ェル領域１２１〜１２３には、基板電位を印加するため
のコンタクトホール２２１〜２２３が形成され、アルミ
配線２３１〜２３３を介して図示しない基板電位発生回
路（基板電位供給手段）に接続される。この基板電位発
生回路は、情報の読出し時もしくは自込み時には例えば
−２Ｖ〜−３Ｖの電位を選択された転送ゲートトランジ
スタが形成されたｐウェル領域に供給し、非選択メモリ
セルの転送ゲートトランジスタが形成されたｐウェル領
域には例えば−５Ｖを供給する。一方、情報の保持状態
時には例えば−５■を全てのｐウェル領域１２１〜１２
３に供給するような構成となっている。
次に上記のような構成において動作を説明する。
まず書込みおよび読出しの場合には、選択された行の基
板電位を上記基板電位発生回路の出力によって浅く設定
する。例えばｐウェル領域１２１にアルミ配線２３１を
介して例えば−２■の基板電位を与える。この時、転送
ゲートトランジスタのサブスレッシュホールドリーク電
流特性は前記第３図に示したようになり、ゲート電圧Ｖ
ｏがＯＶでも電流が流れ転送ゲートトランジスタはオン
状態となる。従って、ゲート電極に高電圧を印加する必
要はなく、素子の劣化によるゲート酸化膜の破壊を防止
できる。なお、この時にはリーク電流が流れるが、書込
みの場合には多少リーク電流があってもリフレッシュ（
再書込み）を行なうので特に問題はない。
板電位を上記基板電位発生回路の出力によって浅く設定
する。例えばｐウェル領域１２１にアルミ配線２３１を
介して例えば−２■の基板電位を与える。この時、転送
ゲートトランジスタのサブスレッシュホールドリーク電
流特性は前記第３図に示したようになり、ゲート電圧Ｖ
ｏがＯＶでも電流が流れ転送ゲートトランジスタはオン
状態となる。従って、ゲート電極に高電圧を印加する必
要はなく、素子の劣化によるゲート酸化膜の破壊を防止
できる。なお、この時にはリーク電流が流れるが、書込
みの場合には多少リーク電流があってもリフレッシュ（
再書込み）を行なうので特に問題はない。
次に、情報をキャパシタに保持する（非選択）場合には
、選択された行のｐウェル領域に例えば−５Ｖの基板電
位を印加する。これによって、転送ゲートトランジスタ
のサブスレッシュホールドリーク電流特性は第２図に示
すようになり、ゲート電圧ＶａがＯＶの時には、この電
流は１×１０′ＬＡ［Ａ］程度に押えられる。従って、
キャパシタに蓄積された電荷が転送ゲートトランジスタ
を介してリークし、書込んだ情報が消失するのを防止で
きる。
、選択された行のｐウェル領域に例えば−５Ｖの基板電
位を印加する。これによって、転送ゲートトランジスタ
のサブスレッシュホールドリーク電流特性は第２図に示
すようになり、ゲート電圧ＶａがＯＶの時には、この電
流は１×１０′ＬＡ［Ａ］程度に押えられる。従って、
キャパシタに蓄積された電荷が転送ゲートトランジスタ
を介してリークし、書込んだ情報が消失するのを防止で
きる。
このような構成によれば、上述したようにＭＯＳ型転送
ゲートトランジスタの基板電位は情報の保持時には深い
のでサブスレッシュホールドリーク電流を低減できる。
ゲートトランジスタの基板電位は情報の保持時には深い
のでサブスレッシュホールドリーク電流を低減できる。
しかも、情報の富込み時および読出し時には浅くしてい
るのでアクセス速度が低下することはなく、このトラン
ジスタをオンさせるためにゲートに高電圧を印加する必
要はないのでゲート酸化膜の破壊や素子の劣化等を防止
できる。
るのでアクセス速度が低下することはなく、このトラン
ジスタをオンさせるためにゲートに高電圧を印加する必
要はないのでゲート酸化膜の破壊や素子の劣化等を防止
できる。
［発明の効果］
以上説明したようにこの発明によれば、書込みおよび読
出し速度の低下や素子の劣化を招くことなくサブスレッ
シュホールドリーク電流を低減できる半導体記憶装置が
得られる。
出し速度の低下や素子の劣化を招くことなくサブスレッ
シュホールドリーク電流を低減できる半導体記憶装置が
得られる。
第１図はこの発明の一実施例に係わる半導体記憶装置に
ついて説明するための図、第２図は上記第１図の装置に
おけるサブスレッシュホールドリーク電流特性を示す図
、第３図は従来の半導体記憶装置におけるサブスレッシ
ュホールドリーク電流特性を示す図である。 １１・・・シリコン基板、１２１〜１２３・・・ウェル
領域、１３１〜１３４・・・素子分離領域、１４１〜１
４９・・・メモリセル領域。 出願人代理人 弁理士 鈴江武彦 第１図 ＶＧ（Ｖ） −
ついて説明するための図、第２図は上記第１図の装置に
おけるサブスレッシュホールドリーク電流特性を示す図
、第３図は従来の半導体記憶装置におけるサブスレッシ
ュホールドリーク電流特性を示す図である。 １１・・・シリコン基板、１２１〜１２３・・・ウェル
領域、１３１〜１３４・・・素子分離領域、１４１〜１
４９・・・メモリセル領域。 出願人代理人 弁理士 鈴江武彦 第１図 ＶＧ（Ｖ） −
Claims (3)
- （１）ＭＯＳ型転送ゲートトランジスタを有する半導体
記憶装置において、情報の読出し時もしくは書込み時に
上記ＭＯＳ型転送ゲートトランジスタの基板電位を浅く
し、且つ情報の保持状態時には深く設定する基板電位供
給手段を設けたことを特徴とする半導体記憶装置。 - （２）前記基板電位は、半導体基板と逆導電型のウェル
領域に供給することを特徴とする特許請求の範囲第１項
記載の半導体記憶装置。 - （３）前記基板電位は、選択された行または列のみに選
択的に供給することを特徴とする特許請求の範囲第１項
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62065015A JPS63229848A (ja) | 1987-03-19 | 1987-03-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62065015A JPS63229848A (ja) | 1987-03-19 | 1987-03-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63229848A true JPS63229848A (ja) | 1988-09-26 |
Family
ID=13274729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62065015A Pending JPS63229848A (ja) | 1987-03-19 | 1987-03-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63229848A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6094068A (en) * | 1997-06-19 | 2000-07-25 | Nec Corporation | CMOS logic circuit and method of driving the same |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
-
1987
- 1987-03-19 JP JP62065015A patent/JPS63229848A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| US6094068A (en) * | 1997-06-19 | 2000-07-25 | Nec Corporation | CMOS logic circuit and method of driving the same |
| DE19827454C2 (de) * | 1997-06-19 | 2002-10-17 | Nec Corp | Logische CMOS-Schaltung und Treiberverfahren dafür |
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