JPS63232648A - 調歩同期式シリアルインタフエ−ス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 調歩同期式シリアルインタフェース方式であって、制御
データのパリティビットと情報データのパリティビット
を異ならしめ、エラーの検出はエラー検出用データに基
づいて行なうことにより、単一伝送量のデータにおける
情報データ量を多くすることを可能にしたもの。

〔産業上の利用分野〕

本発明は調歩同期式シリアルインタフェース方式に関す
る。

通信用ＩＣを用い、パソコン間等の通信機能を有する装
置間を伝送路を用いて通信する方式においては、単一時
間内に伝送する情報量の増加が要求されている。

〔従来の技術〕

第４図は従来の調歩同期式シリアルインタフェース方式
における伝送路上のデータの構成を示す図である。

第４図において、Ｎバイトの可変長データ（１つのテキ
スト）は、テキストの初めを示す”ＳＴＸやテキストの
終りを示すＥＴＸ等の制御データと、情報データと、エ
ラー検出データＥＤＤとからなっている。受信側で制御
データと情報データとを区別できるように、制御データ
としては、たとえば（００）Ｈ〜（ＯＦ）　Ｈの範囲内
のデータを用い、情報データとしては（１０）　Ｈ〜（
ＦＦ）　ＩＩの範囲内のデータを用いている。エラー検
出データはＮバイト分の論理演算結果である。ここで（
）、１という表示は、１６進数表示であることを示して
いる。以下同様の表示を用いるテキストの全バイトの各
々に付加されるパリティビットは、制御データと情報デ
ータとで区別することなく同一のパリティビットとなっ
ている。

第５回は第４図に示したＮバイトのテキストの各バイト
の構成を示す図である。

第５図において、各バイトは先頭にスタートビット、次
いで制御データ又は情報データのデータビットｂ０〜ｂ
７の８ビツト、次にこれらデータビットのパリティを示
すパリティビットＰ１そして最後にストップビットから
構成されている。

〔発明が解決しようとする問題点〕

上述の従来の調歩同期式シリアルインタフェース方式に
よれば、１つのテキスト内の制御データと情報データと
を区別する手段として、情報データに用いられるデータ
コードを、前述の如く制御データのデータコード以外の
コードに制限しているので、情報データに使用可能なデ
ータコードが少ないという問題点がある。

〔問題点を解決すべき手段〕

第１図は本発明の原理を示す図である。

第１図において、通信機能を有する装置１及び２の間を
、伝送路３を介して通信が行なわれる。

伝送路３上の可変調データは、複数バイトの制御データ
４と複数バイトの情報データ５とからなっている。

制御データ４の少なくとも１バイトはエラー検出用デー
タを含んでいる。

制御データ４の各バイトのパリティである第１のパリテ
ィと情報データの各バイトのパリティである第２のパリ
ティは異ならしめである。

受信側装置では、パリティを検出することにより受信デ
ータが制御データか情報データかをバイト毎に判別する
。また、エラー検出用データに基づいて可変調データ内
のエラーの有無を判別する。

〔作　用〕

制御データ４と情報データ５を区別するために、それぞ
れの各バイトに異なるパリティピットを使用したので、
制御データ及び情報データは戸に使用可能なデータコー
ドの制約がなくなる。エラー検出は可変調データ単位に
エラー検出用データに基づいて行なわれる。

〔実施例〕

第２図は本発明の一実施例による調歩同期式シリアルイ
ンタフェース方式を示すブロック図である。

第２図において、中央処理装置（ＣＰＩＪ）２０　、メ
インメモリ　（Ｍ）２１、及びインタフェース装置（Ｉ
Ｐ）２２を備えた、たとえばパソコン等の装置間を、伝
送路２３を介して通信が行なわれる。

伝送路２３上のデータはＮバイトの可変長データであっ
て、制御データと情報データとからなっている。

制御データは、テキストの初めを示す１バイトのＳＴＸ
、テキストの終りを示す１バイトのＦ、　ＴＸｌ及び１
バイトのエラー検出用データＥＤＤを含んでいる。エラ
ー検出用データＥＤＤは、テキストのＳＴ、Ｘ〜ＥＴＸ
の全バイトの各々の排他醒論理和の集合であってもよい
し、サイクリックリダンダンシーコード（ＣＲＣコード
）であってもよい。

制御データの各バイトには奇数パリティピントが付加さ
れる。

情報データの各バイトには偶数パリティビットが付加さ
れる。

このように、制御データと情報データとを異ならしめた
ことにより、制御データ及び情報データは共に、各バイ
トを（００）　Ｎ〜（ＦＦ）　Ｈの範囲の任意のデータ
で表現することが可能になる。したがって、図示の如く
、制御データＳＴＸと情報データ内の任意の１バイトが
共に（ａａ）　Ｈという同一データで表わされてもよい
。受信側では、パリティピットの相違により制御データ
と情報データを識別すればよいからである。

第３図は第２図の実施例の動作を説明するフローチャー
トである。

第３図において、送信側では、ステップ３０１にてＣＰ
Ｕ２０がメインメモリ　（Ｍ）２１から１バイトの送信
データを読出し、ステップ３０２にてこれが制御データ
かどうか判別する。制御データであればステップ３０３
にて奇数パリティを付与し、制御データでなく情報デー
タであればステップ３０４にて偶数パリティを付与する
。そしてステップ３０５にて送信データを組立ててステ
ップ３０６で伝送路２３に送出する。

受信側では、ステップ３１０で受信データを１バイト抽
出し、ステップ３１１にてこの受信データのパリティを
判別する。バ、３）ティが偶数パリティ謳あると情報デ
ータの受信と判定してステップ３１２にて情報データの
処理を行なう、奇数パリティであると制御データとみな
してステップ３１３にて制御データの処理を行なう。次
いでステップ３１４にてＮバイトのテキストの全データ
を受信したか否かを判別する。否であれば上記動作を繰
り返す、Ｎバイトの全データの受信が完了すると、エラ
ー検出用データＥＤＤに基づいてエラーチェックを行う
、このエラーチェックは、ＥＤＤが排他的論理和の場合
は受信データ５ＴＸ−ＥＴＸの各バイト毎に排他的論理
和をとり、全部の排他的論理和の集合をエラー検出用デ
ータＥＤＤの値（ＣＣ）　Ｎと比較することにより行な
われる。またＥＤＤがＣＲＣコードであれば、受信デー
タＳＴＸ　ＮＥＴＸのＣＲＣコードを受信したＥＤＤの
値（ＣＣ）鍔と比較することにより行なわれる。

上述の実施例によれば、情報データとしては、従来使用
できなかった（００）□〜（ＯＦ）　Ｈのデータも使用
できるようになるので、１バイト当たり１６倍のデータ
量を表現できることになる。したがって情報データの長
さがＮバイトの場合、情報量は１６Ｎ倍になる。

上述の実施例では制御データのパリティを奇数パリティ
、情報データのパリティを偶数パリティとしたが、制御
データのパリティを偶数パリティとし情報データのパリ
ティを奇数パリティとしてもよいことは勿論である。

〔発明の効果〕

以上説明したように、本発明によれば、調歩同期式シリ
アルインタフェース方式において、制御データのパリテ
ィと情報データのパリティを異ならしめ、エラーの検出
はエラー検出用データに基づいて行なうようにしたので
、制御データコードの使用可能範囲と情報データコード
の使用可能範囲の区別がなくなり、単一伝送量のデータ
における情報データ量を飛躍的に大きくすることが可能
になる。

【図面の簡単な説明】

第１図は本発明の原理を示す図、 第２図は本発明の一実施例による調歩同期式シリアルイ
ンタフェース方式を示すブロック図、第３図は第２図の
実施例の動作を説明するフローチャート、 第４図は従来の調歩同期式シリアルインタフェース方式
における伝送路上のデータの構成を示す図、 第５図は第４図に示したＮバイトのテキストの各バイト
の構成を示す図である。 １　、２−・・通信機能を有する装置、３・・・伝送路
、 ４・・・制御データ、 ５・・・情報データ。 第１のパリティ　　　　　　　　　　　　　　第１のパ
リティ（００）Ｈ−（ＦＦ）Ｈ（００）、　−（ＦＦ）
Ｈ本発明の実施例 第４図 調歩式シリアルインタフェース方式における１バイトの
構成第５図

Claims (1)

1. 【特許請求の範囲】 通信機能を有する装置間を伝送路を介して通信する方式
   において、 該伝送路上の可変長データは複数バイトの制御データと
   複数バイトの情報データとからなっており、 該制御データは少なくとも１バイトのエラー検出用デー
   タを含んででおり、 該制御データの各バイトのパリティと該情報データの各
   バイトのパリティを異ならしめ、 受信側装置では該パリティを検出することにより受信デ
   ータが制御データか情報データかをバイト毎に判別し、
   かつ、該エラー検出用データに基づいて該可変調データ
   内のエラーの有無を判別するようにしたことを特徴とす
   る調歩同期式シリアルインタフェース方式。