JPS63234497A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はメモリ装置に関し、特に、ダイナミックＲＡ　
Ｍ　（ｒｔｌｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍＯｒいに
適用して好適なものである。

［従来の技術］ 従来、メモリに格納されているデータを用いて論理演算
しようとする場合、まず、メモリからデータを読み出し
、その後、外部回路またはｃＰＵにおいて演算処理を行
なう手順でなされる。従って、当該論理演算に要する時
間は、メモリからデータを読み出す時間及び演算処理す
る時間の合計の時間となる。

ところで、処理の高速化を実行しようとすると、上述の
処理時間を短縮することが望まれる。このような短縮化
は、メモリからの読み出し時間及び演算処理時間を短縮
することである程度達成することができるが、短縮化に
限界がある。

そこで、メモリからデータを読み出す際に演算を実行し
て演算したデータをその読み出しサイクルの間に出力す
るようにしたメモリ装置が提案されている。

［発明が解決しようとする問題点］ しかしながら、このようなメモリ装置においては、特定
の１種類の論理演算しか実行できず、適用対象が限定さ
れており、汎用性に乏しい。

また、各種の論理演算が必要となるシステムにおいては
、従来と同様に読み出し、演算処理という手順で処理す
ることが多く、時間の短縮化という効果はほとんど実効
を上げることができない。

また、このような問題は、上述のように読み出し動作だ
けでなく、メモリに対する書き込み動作においても同様
に発生する。

本発明は以上の点を考慮してなされたもので、メモリの
アクセスサイクルの間に任意の論理演算をＯＦせて実行
することのできるメモリ装置を提供しようとするもので
ある。

［問題点を解決するための手段］ かかる問題点を解決するため、本発明においては、メモ
リセルのアドレス内容を決定する少なくとも１個以上の
アドレス制御信号、書き込み動作、読み出し動作のタイ
ミングを制御するアクセス制御信号等の複数の制御信号
を受けてアクセスするメモリ装置において、いずれかの
アドレス制御信号の変化点で、外部より到来している論
理データを取込み保持するデータ取込み保持手段と、い
ずれかのアドレス制御信号の変化点で、１個以上の制御
信号の論理レベルを取込み、演算すべき論理演算の種類
を決定する演算種類取込み手段と、データ取込み保持手
段に保持されている論理データと、メモリセルから読み
出されたデータと、外部から直接到来するデータの内少
なくとも１つ以上のデータを用いて演算種類取込み手段
が決定した種類の論理演算を実行する論理演算手段と、
当該論理演算手段による演算の結果得られたデータをア
クセスモードに応じて外部に出力させ、または、メモリ
セルに与えるデータ転送制御手段とを内部に備えた。

［作用］ いずれかのアドレス制御信号の変化点で、データ取込み
保持手段が外部より到来している論理データを取込み保
持すると共に、演算種類取込み手段がその時の所定の制
御信号の論理レベルの組み合わせに基づいて論理演算の
種類を決定し、論理演算手段がデータ取込み保持手段に
保持されている論理データと、メモリセルから読み出さ
れたデータと、外部から直接到来するデータの内少なく
とも１つ以上のデータを用いて上述の論理演算を実行し
、データ転送制御手段が演算の結果得られたデータをア
クセスモードに応じて外部に出力させ、または、メモリ
セルに与えるようにした。

その結果、メモリセルからデータを読み出すサイクルで
、また、メモリセルにデータを書き込むサイクルで論理
演算を実行できるようになり、システムの処理速度を一
段と速めることができる。

［実施例］ 以下、本発明をダイナミックＲＡＭに適用した一実施例
を図面を参照しながら詳述する。

第１図において、アドレスは１６ビツトでなり、下位８
ビツト及び上位８ビツトのＪｌｆｔ！序でアドレスデー
タＡＯ〜Ａ７としてアドレスバッファ回路１に与えられ
、このバッファ回路１を介して下位８ビツトのアドレス
データがロウデコーダ回路２に取り込まれ、上位８ビツ
トのアドレスデータがカラムデコーダ回路３に取り込ま
れ、メモリセル４の所定のメモリエリアを特定するよう
になされている。

メモリセル４は、センスアンプ・入出力ゲート部５を介
して到来するデータを入力し、または、センスアンプ・
ゲート部５を介してデータを出力するようになされてい
る。センスアンプ・ゲート部５は、後述する論理演算部
６との間でデータの授受を行い、論理演算部６は、デー
タ人力バッファ回路７を介して外部回路からのデータを
取込み、また、データ出力バッファ回路８を介して外部
回路にデータを出力するようになされている。

また、このメモリ装置は、従来回路と同様にＲＮ３クロ
ック発生回路９、σＸ３クロック発生回路１０、ライト
クロック発生回路１１を備え、外部回路から与えられる
ロウアドレスストローブ信号πＸ３、カラムアドレスス
トローブ信号ＣＡＳ、リード／ライトコントロール信号
ＷＥとに基づいて所定のタイミングでロウアドレスの取
込み、カラムアドレスの取込み、データ入力のラッチ動
作を制御するようになされている。

すなわち、これらクロック発生回路９〜１１でなるタイ
ミング制御回路１２は、リフレッシュコントロール・ア
ドレスカウンタ回路１３にアドレス制御クロック信号を
与えてアドレスバッファ回路１の動作を制御して下位の
アドレスデータが到来しているときにロウデコーダ回路
２にデータを与え、上位のアドレスデータが到来してい
るときにカラムデコーダ回路３にデータを与えるように
している。また、データ人力バッファ回路７に制御信号
を与えてデータ入力をラッチさせるようになされている
。

なお、データ出力バッファ回路８は、外部回路からアウ
トプットイネーブル入力ＯＥが与えられ、このイネーブ
ル入力ＯＥに基づいてデータ出力をラッチ動作する。

また、リフレッシュコントロール・アドレスカウンタ回
路１３は、アクセス動作がなされない場合に、所定時間
毎にリフレッシュ動作してメモリセル４の格納データが
消失することを防止するようになされている。

この実施例においては、上述したように、従来装置と異
なり、メモリセル４と、データ人力バッファ回路７、デ
ータ出力バッファ回路８との間に論理演算部６が介挿さ
れている。

論理演算部６は、メモリセル４に格納されているデータ
と、外部回路から与えられるデータとの論理演算を実行
するもので、演算結果を再度メモリセル４に格納させ、
または、外部回路に出力するものである。この論理演算
部６は、論理データ保持回路１５と、論理演算回路１６
と、リード／ライトデータ制御回路１７とからなる。

論理データ保持回路１５は、外部回路から演算用の論理
データＤ１が与えられ、ロウアドレスストローブ信号Ｒ
ＡＳの立ち下がりでこの論理データＤ１を保持する。ま
た、ロウアドレスストローブ信号ＲＡＳの立ち下がりで
、そのときのリード／ライトコントロール信号ＷＥ及び
アウトプットイネーブル信号σ■の論理値ＷＥＨ及びＯ
ＥＨを保持する。このように保持された論理データＤ１
、リード／ライトコントロール信号ＷＥＨ及びアウトプ
ットイネーブル信号ＯＥ　Ｈの論理値は、論理演算回路
１６に与えられる。

リード／ライトデータｉ制御回路１７には、リード／ラ
イトコントロール信号ＷＥ及びアウトプットイネーブル
信号ＯＥが与えられ、メモリセル４及び論理演算回路１
６間のデータの授受を制御し、また、論理演算回路１６
及び外部回路間のデータの授受を制御する。例えば、リ
ードモードにおいては、メモリセル４から、データを読
み出して論理演算回路１．６に与え、論理演算されて得
られたデータＤ２をデータ出力バッファ回路８を介して
出力させる。また、ライトモードにおいては、メモリセ
ル４からデータを読み出して論理演算回路１６に与え、
論理演算されて得られたデータＤ２を再度メモリセル４
に与える。さらに、ライトモードにおいて、演算が１人
力の論理演算である反転演算の場合には、データ人カバ
ッファ回＃ｒ７がらのデータを論理演算回路１６に与え
、演算後のデータＤ２をメモリセル４に与える。

論理演算回路１６は、保持されているリード／ライトコ
ントロール信号ＷＥＨ及びアウトプットイネーブル信号
６百肩の論理値の組み合わせに応じて第２図に示すよう
に、実行すべき論理演算を決定して論理データ保持回路
１５に保持されているデータ及びまたはリード／ライト
データ制御回路１７から与えられるデータを論理演算し
てり−ド／ライトデータ制御回路１７に与えるようにな
されている。

以上の構成において、例えば、メモリセル４の格納デー
タと論理データとの論理積を演算して読み出す場合には
、外部回路は第３図に示すように、各社信号を制御する
。まず、アドレスデータＡＯ〜Ａ７を第３図＜Ｃ＞に示
ずようにロウアドレスとし、リード／ライトコントロー
ル信号ＷＥ及びアウトプットイネーブル信号ＯＥを第３
図（Ｄ＞及び（Ｅ）に示すように共に論理積を指示する
論理ｒ）（Ｊにし、さらに、第３図（Ｆ）に示すように
論理データＤ１をデータ入出力端子に与え、その後、第
３図＜Ａ）に示すようにロウアドレスストローブ信号Ｒ
ＡＳを立ち下げる。かくして、この時点では、メモリセ
ル４のロウアドレスが決定され、また、論理データＤ１
、リード／ライトコントロール信号ＷＥＩ（及びアウト
プットイネーブル信号ＯＥ　Ｊ−１が保持される。

その後、アドレスデータＡＯ〜Ａ７を第３図（Ｃ）に示
すようにカラムアドレスとし、リード／ライトイネーブ
ル信号ＷＥを第３図（Ｄ）に示すように立ち上げてリー
ドを指示させ、その後、第３図（Ｂ）に示すようにカラ
ムアドレスストローブ信号ＣＡＳを立ち下げる。かくし
て、メモリセル４の所定のメモリエリアが指定される。

このメモリエリアのデータは、リード／ライトデータ制
御回路１７を介して論理演算回路１６に与えられる。こ
のとき、論理データＤ１が論理データ保持回路１５に保
持されており、かつ、保持されているイネーブル信号○
ＥＨ及びＷＥＨの組合わせが論理積を指示するので、論
理演算回路１６は、保持されている論理データＤ１及び
読み出されたデータＤ３の論理積を演算してデータＤ２
を出力する。

リード／ライトデータ制御回路１７は、イネーブル信号
ＷＥに基づいてリードモードであることを認識し、演算
されたデータＤ２をアウトプットイネーブル信号ＯＥの
立ち下がりに基づいて出力する。その後、アウトプット
イネーブル信号ＯＥは第３図（Ｅ）に示すように立ち上
げられ、データ出力バッファ回路８にラッチされて出力
される。

また、ライト動作も同様に実行することができる。すな
わち、カラムアドレスストローブ１言号ＣＡＳの立ち下
がりで論理データと、論理演算の種類を入力し、次いで
、所定のメモリエリアからデータを読み出し、その後、
論理演算回路１６で読み出したデータと入力されたデー
タとの論理演算を実行し、演算されて得られたデータを
メモリエリアに格納させる。

従って、上述の実施例によれば、メモリセルからデータ
を読み出す際、また、データを格納する際に、そのサイ
クルの間に論理演算して読み出し、または、格納をする
ことができ、当該メモリ装置を適用したシステムの処理
速度を向上させることができる。しかも、各種の論理演
算を実行できるので、広い範囲のシステムに適用するこ
とができる。また、演算機能をメモリ装置が有するので
、システムの他の回路構成を簡易化することができる。

なお、上述の実施例においては、ダイナミックＲＡＭに
本発明を適用したものを示したが、本発明はこれに限ら
ず、スタティックＲＡＭ、ＲＯＭ等の他のメモリ装置に
も適用することができる。

要は、サイクルのある時点において、論理レベルが定ま
っていない制御信号を有するものであれば、本発明を適
用できる。

また、上述の実施例においては、論理演算を必ず実行す
るものを示したが、単に、データを読み出し、または格
納するモードを有するようにしても良い。

さらに、上述の実施例においては、論理演算の種類が４
種類のものを示したが、これより多くても少なくても良
い。多くする場合は、上述の実施例では、制御「３号の
種類が少なくなるが、例えば、カラムアドレスストロー
ブ信号ＣＡＳの立ち下がり時点におけるリード／ライト
イネーブル信号Ｗ百の論理状態をも種類の決定に用いる
ことにより、複数の論理演算から所定の演算を２択し得
る。

［発明の効果］ 以上のように、本発明においては、リードサイクル及び
ライトサイクルのうちに論理演算を実行してデータを書
き込み、または、読み出すことができ、当該メモリ装置
を適用した処理システムの処理時間を短縮化することが
できる。かくするにつき、制御信号の組み合わせで論理
演算の社類を指定できるようにしたので、新たな信号を
定めることなく演算できる論理演算の社類を複数個にす
ることができ、適用し得るシステムが限定されるような
ことを避けることができる。

【図面の簡単な説明】

第１図は本発明によるメモリ装置の一実施例を示すブロ
ック図、第２図は制御信号と論理演算種類との関係を示
す図表、第３図はその各部のタイミングチャートである
。 ４・・・メモリセル、６・・・論理演算部、１．５・・
・論理データ保持回路、１６・・・論理演算回路、１７
・・・リード／ライトデータ制御回路。

Claims (1)

1. 【特許請求の範囲】 メモリセルのアドレス内容を決定する少なくとも１個以
   上のアドレス制御信号、書き込み動作、読み出し動作の
   タイミングを制御するアクセス制御信号等の複数の制御
   信号を受けてアクセスするメモリ装置において、 いずれかの上記アドレス制御信号の変化点で、外部より
   到来している論理データを取込み保持するデータ取込み
   保持手段と、 いずれかの上記アドレス制御信号の変化点で、１個以上
   の上記制御信号の論理レベルを取込み、演算すべき論理
   演算の種類を決定する演算種類取込み手段と、 上記データ取込み保持手段に保持されている上記論理デ
   ータと、上記メモリセルから読み出されたデータと、外
   部から直接到来するデータの内少なくとも１つ以上のデ
   ータを用いて上記演算種類取込み手段が決定した種類の
   論理演算を実行する論理演算手段と、 当該論理演算手段による演算の結果得られたデータをア
   クセスモードに応じて外部に出力させ、または、上記メ
   モリセルに与えるデータ転送制御手段とを内部に備えた
   ことを特徴とするメモリ装置。