JPH04105298A - 半導体メモリ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ集積回路に関する。

〔従来の技術〕

従来の半導体メモリ集積回路は、第２図に示すように、
メモリセルアレイ１中の１つのメモリセルを選択するた
めのＸ、Ｙアドレス選択回路２゜３と、選択されたメモ
リセルの内容を読み出しまた入力されたデータを書き込
む為のり−ド・ライト回路４と、外部からの制御信号よ
りリード・ライト回路４を制御し、書込、読み出し動作
を切換えるための制御回路５と、メモリ・セルから読み
出されたデータを外部へ出力する為の出力バッファ６と
、Ｘ、Ｙアドレスバッファ７．８とから構成されている
。

又、メモリ・セルには、バイポーラ・メモリ集積回路で
は、ＰＮＰＮメモリ・セルと呼ばれる回路が一般に使わ
れているが、書き込み時間が長く、一般にリード時のア
クセス時間の倍の書き込み時間が必要である。

〔発明が解決しようとする課題〕

このような従来の半導体メモリ集積回路においては、メ
モリセルより読み出されたデータが直接データバヅファ
より出力されていたため、データ書き込み時は、完全に
メモリ・セルの内容が書き換わるまで、書き込み状態を
保持する必要があった。これは、セルの内容が反転した
直後では、セルの電位が十分なレベルになっていないた
め、読み出す事ができないこきによる。特にＰＮＰＮセ
ルを使用したメモリにおいては、書き込みが読み出しの
倍の時間が必要である。このため、このメモリ集積回路
を使用したシステムでは、読み出し時間を基準とすると
、読み出し〔ＩＴ〕、書き込み〔２Ｔ〕で設計するため
、システムのｔｌ［が制限されるという問題点があった
。

本発明の目的は、前記問題点を解決し、高速で書き込み
ができるようにした半導体メモリ集積回路を提供するこ
とにある。

〔課題を解決するための手段〕

本発明の半導体メモリ集積回路の構成は、書き込み信号
を入力したさいにアドレス入力とデータ入力とをとり込
む一組以上のアドレスレジスタとデータレジスタと、読
み出し時にアドレス入力と書き込み時にレジスタにとり
込んだアドレス情報とを比較する比較回路と、この比較
回路からの一致信号によりメモリ・セルからのデータの
代わりに前記データレジスタの情報を出力バッファへ出
力するデータ切替回路とを備えていることを特徴とする
。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の半導体メモリ集積回路のブ
ロック図である。

第１図において、本実施例のメモＩＪ　Ｉセルは、ＰＮ
ＰＮメモリ・セルてあり、書き込み時間はこのセルの電
位が反転するまで３ｎｓｅｃ、セルの電位が安定するま
で５ｎｓｅｃ必要である。

第１図において、本実施例が従来と異なる部分は、切替
回路９．比較回路１０．アドレスレジスタ１１．データ
レジスタ１２．を備えた点にあり、その他の部分は第２
図と同様である。

さて、書き込み時には、書き込み制御信号が活性となり
、リード拳ライト回路４を通り、メモリ・セルアレイ１
中の選択された１セルに書き込みがおこなわれる。同時
に、アドレスレジスタ１１にアドレスが、データレジス
タ１２にデータが書き込まれる。レジスタはセル電位が
反転する５ｎｓｅｃ後に書き込みが完了し、読み出しが
可能となる様に、書き込み時間を決定している。５ｎｓ
ｅｃ後、書き込み制御信号が非活性となり、リード−ラ
イト回路４を通し、メモリセルの内容が読み出され、切
替回路９に入力される。又、アドレス入力は書き込み時
と変わっていないため、比較回路１０にはいるレジスタ
の内容のアドレスとアドレス入力は一致し、一致を示す
信号が切替回路９に入力される。切替回路９は、一致信
号により、データレジスタ１２からの入力を出力バッフ
ァ６に出力する。

以上述へた様に、外部からは３ｎＳで書き込みができた
ように見る。従来のメモリ集積回路で、同一の書き込み
時間では、セルが安定するまでの時間、出力が確定しな
いため、使用ができない。

又、セルが安定するまでの間に、そのアドレスのメモリ
セルを読み出す場合も、本実施例の場合、データレジス
タエ２より読み出す事により、通常のアクセス時間で読
み出す事ができる。

第３図は本発明の他の一実施例の半導体メモリ集積回路
のブロック図である。第３図において、本実施例におい
ては、第１の実施例の制御回路５′内に、書き込み信号
が入力されたとき、セルが反転したのちセルが安定する
までの間活性化される制御信号の発生回路を追加し、こ
の制御信号を比較する比較回路１０と切替回路９に入力
され、セルが反転後安定する間のみ比較回路１０と切替
回路９とが動作するようにしたものである。

本実施例においては、ンフトエラー等でメモリ・セル・
アレイやレジスタの内容が破壊されたときにおいても、
誤動作の可能性は低くなる。

尚、第３図において、制御回路５′以外は第１図と同様
な部分からなり、同一番号を付している。

〔発明の効果〕

以上説明したように、本発明は、メモリ集積回路に書き
込み信号を入力したさいに、アドレス入力とデータ入力
とを取り込む一組以上のアドレスレジスタとデータレジ
スタと、読み出し時にアドレス入力と書き込み時にレジ
スタに取り込んたアドレス情報とを比較する比較回路と
、この比較回路からの一致信号により、メモリ・セルか
らのデータのかわりに、データレジスタの情報を出力バ
ッファへ出力するデータ切替回路とを備えることにより
、短い書き込み信号により書かれたメモリ・セルの電位
が安定するまでの間、データレジスタの内容を出力する
事により、外からみたとき、高速書き込みができるとい
う効果を宵する。

ス・バッファ、９・・・切替回路、１０・・・比較回路
、１１・・・アドレスレジスタ、１２・・・データレジ
スタ。

Claims (1)

【特許請求の範囲】
1. 　書き込み状態においてアドレス入力とデータ入力とを
   記憶する少なくとも一組のアドレスレジスタとデータレ
   ジスタと、読み出し状態において前記アドレスレジスタ
   の内容とアドレス入力とを比較する比較回路と、前記デ
   ータレジスタからの出力とメモリセルからの出力とを前
   記比較回路の一致信号で切替える回路とを備えたことを
   特徴とする半導体メモリ集積回路。