JPS63236143A - 記憶回路制御装置 - Google Patents
記憶回路制御装置Info
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- JPS63236143A JPS63236143A JP62068966A JP6896687A JPS63236143A JP S63236143 A JPS63236143 A JP S63236143A JP 62068966 A JP62068966 A JP 62068966A JP 6896687 A JP6896687 A JP 6896687A JP S63236143 A JPS63236143 A JP S63236143A
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- Japan
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- memory
- address
- area
- rom
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- Debugging And Monitoring (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パワーオン時またはＣＰＵハードリセット時
のスタート番地がプログラムのメモリ空間の最下位また
は最上位から始まるマイクロプロセッサシステムにおい
て、マイクロプロセッサを搭載した機器に適する記憶回
路制御装置に係り、特に記憶回路、すなわち、リードオ
ンリメモリ回路（通称ＲＯＭ）とランダムアクセスメモ
リ回路（通称ＲＡＭ）の使用の制御に関するものである
。
のスタート番地がプログラムのメモリ空間の最下位また
は最上位から始まるマイクロプロセッサシステムにおい
て、マイクロプロセッサを搭載した機器に適する記憶回
路制御装置に係り、特に記憶回路、すなわち、リードオ
ンリメモリ回路（通称ＲＯＭ）とランダムアクセスメモ
リ回路（通称ＲＡＭ）の使用の制御に関するものである
。
従来の記憶回路制御装置の一例を第６図に示し説明する
。
。
図において、２１は記憶回路、２２はデータ入出力バッ
ファ回路、２３はアドレス制御ロム回路、２４は記憶回
路制御回路である＠ 第７図は第６図に示す従来の記憶回路制御装置における
８ビツトのマイクロプロセッサのメモリ領域を示す説明
図であジ、第８図は第６図に示す従来の記憶回路制御装
置のアドレス配分を示す説明図である。
ファ回路、２３はアドレス制御ロム回路、２４は記憶回
路制御回路である＠ 第７図は第６図に示す従来の記憶回路制御装置における
８ビツトのマイクロプロセッサのメモリ領域を示す説明
図であジ、第８図は第６図に示す従来の記憶回路制御装
置のアドレス配分を示す説明図である。
この第８図において、アドレス番地０〜７ ＦＦＦまで
はプログラムなどのデータを格納するための領域であり
、また、アドレス番地８００ｏ以降まではプログラム以
外のデータ、例えば、画信号データの格納または制御情
報データを格納するための領域である。
はプログラムなどのデータを格納するための領域であり
、また、アドレス番地８００ｏ以降まではプログラム以
外のデータ、例えば、画信号データの格納または制御情
報データを格納するための領域である。
そして、プログラムの格納領域では、アドレス番地Ｏ〜
ＩＦＦＦまでを専用領域（リードオンリメモリ領域。以
下、ＲＯＭ領域と呼称する。）とアドレス番地２０００
〜３ＦＦＦまでは書き込み、読み出しの両方可能な領域
（ランダムアクセスメモリ領域。以下、上回領域と呼称
する）とに分けられ、この調領域ではさらにアドレス番
地６０００〜７ＦＦＦはバンク切換領域とし、プログラ
ム量が２４ＫＢ （番地０〜５ＦＦＦ）以上になる場合
に使用する領域である。また、アドレス番地０〜５ＦＦ
ＦをペースバンクＯ〜２と呼び、アドレス番地６０００
〜７ＦＦＦをバンク０〜ｎと呼ぶ。なお、この第８図に
おいて、（Ｅ）ＲＯＶＲＡＭ識別信号のａはノーマル（
ＮＯＲＭＡＬ）時を示し、ｂはテスト（ＴＥＳＴ）時を
示す。
ＩＦＦＦまでを専用領域（リードオンリメモリ領域。以
下、ＲＯＭ領域と呼称する。）とアドレス番地２０００
〜３ＦＦＦまでは書き込み、読み出しの両方可能な領域
（ランダムアクセスメモリ領域。以下、上回領域と呼称
する）とに分けられ、この調領域ではさらにアドレス番
地６０００〜７ＦＦＦはバンク切換領域とし、プログラ
ム量が２４ＫＢ （番地０〜５ＦＦＦ）以上になる場合
に使用する領域である。また、アドレス番地０〜５ＦＦ
ＦをペースバンクＯ〜２と呼び、アドレス番地６０００
〜７ＦＦＦをバンク０〜ｎと呼ぶ。なお、この第８図に
おいて、（Ｅ）ＲＯＶＲＡＭ識別信号のａはノーマル（
ＮＯＲＭＡＬ）時を示し、ｂはテスト（ＴＥＳＴ）時を
示す。
したがって、この記憶回路の機能として、（１）プログ
ラム格納制御、■ ＲＯＭとＲＡＭの切換制御、（３）
バンク切換制御が必要となる。
ラム格納制御、■ ＲＯＭとＲＡＭの切換制御、（３）
バンク切換制御が必要となる。
第６図で上記項目０）〜■の機能を実現するために、記
憶回路２１およびデータ入出力バツファ回路２２を制御
する制御装置は、アドレス制御ロム回路（上記のＲＯＭ
領域とは異る。）２３と記憶回路制御回路２４とから構
成されている。
憶回路２１およびデータ入出力バツファ回路２２を制御
する制御装置は、アドレス制御ロム回路（上記のＲＯＭ
領域とは異る。）２３と記憶回路制御回路２４とから構
成されている。
そして、アドレス制御ロム回路２３は、Ｎ本（この例で
はＮ＝１６以後、ＡＤＢＯ〜ＡＤＢ（Ｎ−１）と表わす
。）のアドレス線から上位１０本（ＡＤＢ６〜ＡＤＢ１
５）を選び、アドレス制御ロム回路２３の入力Ａ６〜Ａ
、ｆｉに接続され、５本の出力線を有している。
はＮ＝１６以後、ＡＤＢＯ〜ＡＤＢ（Ｎ−１）と表わす
。）のアドレス線から上位１０本（ＡＤＢ６〜ＡＤＢ１
５）を選び、アドレス制御ロム回路２３の入力Ａ６〜Ａ
、ｆｉに接続され、５本の出力線を有している。
この５本の出力線は第７図のＣＰＵメモリ空間に照らし
て、 （Ａ） ＲＯＭ領域 （θ〜ＩＦＦ’Ｆ） ：ペース
バンク０、 ＣＢ） 腸１領域 （２０００〜３ ＦＦＦ ） ：
ペースバンク１、 （Ｑ ＲＡＭ領域 （４０００〜５Ｆ’ＦＦ）：ペー
スバンク２、 （Ｄ） ＲＡＭ領域 （６０００〜７ＦＦ’Ｆ）：バ
ンク０１（Ｅ） ＲＯＭ、／調識別信号（この場せは
０〜ＩＦＦＦが反黙領域信号となる。） の５つに分類される。これを図に示すと、第８図のよう
に表わされる。そして、この５本の出力線を第６図に示
す記憶回路制御回路２４に入力し、ＣＰＵのもつ制御信
号、例えば、バンク信号ＢＫｎ−。
て、 （Ａ） ＲＯＭ領域 （θ〜ＩＦＦ’Ｆ） ：ペース
バンク０、 ＣＢ） 腸１領域 （２０００〜３ ＦＦＦ ） ：
ペースバンク１、 （Ｑ ＲＡＭ領域 （４０００〜５Ｆ’ＦＦ）：ペー
スバンク２、 （Ｄ） ＲＡＭ領域 （６０００〜７ＦＦ’Ｆ）：バ
ンク０１（Ｅ） ＲＯＭ、／調識別信号（この場せは
０〜ＩＦＦＦが反黙領域信号となる。） の５つに分類される。これを図に示すと、第８図のよう
に表わされる。そして、この５本の出力線を第６図に示
す記憶回路制御回路２４に入力し、ＣＰＵのもつ制御信
号、例えば、バンク信号ＢＫｎ−。
ライト信号ＷＲ−、リード信号ＲＤ−、メモリリクエス
ト信号ＭＲＢＱなどと合わせて使用し、上記の制御機能
を実現する。
ト信号ＭＲＢＱなどと合わせて使用し、上記の制御機能
を実現する。
以上が記憶回路部の通常の仕様であるが、記憶回路（通
常ＲＯＭ領域に格納されている。）に格納するプログラ
ムは初期の状態では、デバッグにより検証されておらず
、正常に動作する補償は全くかく、したがって、このデ
バッグによる検証作業が必要となる。その場合、通常、
プログラムはＲＡＭ領域に格納して行なう必要があるた
め、ＲＯＭ領域と同一アドレスで動作するＲＡＭ領域が
必要である。
常ＲＯＭ領域に格納されている。）に格納するプログラ
ムは初期の状態では、デバッグにより検証されておらず
、正常に動作する補償は全くかく、したがって、このデ
バッグによる検証作業が必要となる。その場合、通常、
プログラムはＲＡＭ領域に格納して行なう必要があるた
め、ＲＯＭ領域と同一アドレスで動作するＲＡＭ領域が
必要である。
そのために、第６図に示したアドレス制御ロム回路２３
を上記に示した通常の（Ｎ−（ロ）のもの以外の（匂の
ＲＯＭ／ＲＡＭ領域識別信号がすべてＲＡＭ領域となる
ような、すなわち、第７図に示す点線部分のようなアド
レス制御ロム回路が必要となる。なお、２０００〜７Ｆ
ＦＦはノーＹ ル（ＮＯＲＭＡＬ ＞時と同じである。
を上記に示した通常の（Ｎ−（ロ）のもの以外の（匂の
ＲＯＭ／ＲＡＭ領域識別信号がすべてＲＡＭ領域となる
ような、すなわち、第７図に示す点線部分のようなアド
レス制御ロム回路が必要となる。なお、２０００〜７Ｆ
ＦＦはノーＹ ル（ＮＯＲＭＡＬ ＞時と同じである。
以上の事柄を具体的に説明する。
分類囚 ＲＯＭ領域（０〜ＩＦＦＦ）：ベースパンク０
１ この領域は第６図に示す記憶回路２１の読み出し専用領
域であるから、制御信号はメモリリクエスト信号ＭＲＥ
Ｑおよびリード信号ＲＤの２つの信号を使用し、アドレ
ス制御ロム回路２３の出力（ＲＯＭ／ＲＡＭ識別信号を
含む）での組合わせによシ識別する。
１ この領域は第６図に示す記憶回路２１の読み出し専用領
域であるから、制御信号はメモリリクエスト信号ＭＲＥ
Ｑおよびリード信号ＲＤの２つの信号を使用し、アドレ
ス制御ロム回路２３の出力（ＲＯＭ／ＲＡＭ識別信号を
含む）での組合わせによシ識別する。
分類（Ｂ）および分類（Ｃ） ＲＡＭ領域（２０００
〜５ ＦＦＦ ） ：ベースバンク１およびペースバン
ク２ この領域は記憶回路２１の書き込みおよび読み出し領域
であるから、メモリリクエスト信号ＭＲＥＱおよびリー
ド信号ＲＤ、メモリリクエスト信号ＭＲＥＱおよびライ
ト信号ＷＲとアドレス制御ロム回路２３の出力（ＲＯＭ
／ＲＡＭ識別信号を含む）との組合わせにより識別する
。
〜５ ＦＦＦ ） ：ベースバンク１およびペースバン
ク２ この領域は記憶回路２１の書き込みおよび読み出し領域
であるから、メモリリクエスト信号ＭＲＥＱおよびリー
ド信号ＲＤ、メモリリクエスト信号ＭＲＥＱおよびライ
ト信号ＷＲとアドレス制御ロム回路２３の出力（ＲＯＭ
／ＲＡＭ識別信号を含む）との組合わせにより識別する
。
分類■）、 ＲＡＭ領域：バンクＯ
この領域はメモリリクエスト信号ＭＲＥＱおよびリード
信号ＲＤ、メモリリクエスト信号ＭＲＥＱおよびライト
信号ＷＲとさらにバンク切換信号ＢＫＯとアドレス制御
ロム回路２３の出力（ＲＯＭ／ＲＡＭ識別信号を含む）
との組合わせにより識別する。
信号ＲＤ、メモリリクエスト信号ＭＲＥＱおよびライト
信号ＷＲとさらにバンク切換信号ＢＫＯとアドレス制御
ロム回路２３の出力（ＲＯＭ／ＲＡＭ識別信号を含む）
との組合わせにより識別する。
ここで、デバッグ検証時に使用する場合には、上記のグ
ループ（４）がペースバンクＯのＲＡＭ領域となるよう
第８図の（Ｅ’ｌ ＲＯＭ／ＲＡＭ識別信号を使用し、
調領域を作成する必要があった。これを具体的に述べる
と以下のようになる。
ループ（４）がペースバンクＯのＲＡＭ領域となるよう
第８図の（Ｅ’ｌ ＲＯＭ／ＲＡＭ識別信号を使用し、
調領域を作成する必要があった。これを具体的に述べる
と以下のようになる。
すなわち、分類（ト）として、ペースバンクＯに相当す
る調領域を新九に作成し、第８図の（ト）のＲＯＭ／Ｒ
ＡＭ識別信号ノーマル時ａ以外にテスト時すのようなア
ドレス領域がＯ〜７ＦＦＦにおいてすべて”Ｌ″、すな
わち、ＲＡＭ領域となるような識別信号を作ることによ
シ、テスト時すに使用可能な方法が採られていた。
る調領域を新九に作成し、第８図の（ト）のＲＯＭ／Ｒ
ＡＭ識別信号ノーマル時ａ以外にテスト時すのようなア
ドレス領域がＯ〜７ＦＦＦにおいてすべて”Ｌ″、すな
わち、ＲＡＭ領域となるような識別信号を作ることによ
シ、テスト時すに使用可能な方法が採られていた。
上述した従来の記憶回路制御装置では、制御用ＲＯＭを
使用しているために、正常時とデバッグ検証時に使用す
る制御用ＲＯＭが２種類必要となシ、また、多類のアド
レス線が必要であり、さらに、制御用ＲＯＭは回路表記
上ブラックボックスとなるために、書き込まれている論
理的内容にかかわらず、タイムチャート上での表記が必
要であり、また、制御用ＲＯＭに論理的な内容を書き込
むことが必要であり、かつこれとの関連において内容に
誤りを生ずる可能性があるという問題点があった。
使用しているために、正常時とデバッグ検証時に使用す
る制御用ＲＯＭが２種類必要となシ、また、多類のアド
レス線が必要であり、さらに、制御用ＲＯＭは回路表記
上ブラックボックスとなるために、書き込まれている論
理的内容にかかわらず、タイムチャート上での表記が必
要であり、また、制御用ＲＯＭに論理的な内容を書き込
むことが必要であり、かつこれとの関連において内容に
誤りを生ずる可能性があるという問題点があった。
本発明の制御回路制御装置は、パワーオン時またはＣＰ
Ｕハードリセット時のスタート番地がプログラムのメモ
リ空間の最下位または最上位から始まるマイクロプロセ
ッサシステムにおいて、上記メモリ空間の最下位または
最上位を含むメモリ空間にランダムアクセスメモリを使
用し、その他の一部の空間にリードオンリメモリを使用
しかつメモリに格納されるプログラムの検証時において
、上記ＣＰＵリセット用スイッチとは異なるノ・−ドス
イッチにより自動的にオンになるように構成した１つの
フリップフロップ回路と、複数のアドレスバスより選択
したアドレスバスと上記フリップフロップ回路のＲＯＭ
−／ＲＡＭ−識別信号とにより出力されるアドレスデコ
ード部と、このアドレスデコード部の出力からメモリの
変換を検出するメモリ変換検出部と、上記フリップフロ
ップ回路のセットパルスを供給するセラトノ（ルス発生
部とを備え、上記メモリ変換部の出力を上記セットパル
ス発生部のセットパルス禁止パルスとして使用し、上記
ランダムアクセスメモリ領域のアドレスと上記リードオ
ンリメモリのアドレスを入れ替えるようにしたものであ
る。
Ｕハードリセット時のスタート番地がプログラムのメモ
リ空間の最下位または最上位から始まるマイクロプロセ
ッサシステムにおいて、上記メモリ空間の最下位または
最上位を含むメモリ空間にランダムアクセスメモリを使
用し、その他の一部の空間にリードオンリメモリを使用
しかつメモリに格納されるプログラムの検証時において
、上記ＣＰＵリセット用スイッチとは異なるノ・−ドス
イッチにより自動的にオンになるように構成した１つの
フリップフロップ回路と、複数のアドレスバスより選択
したアドレスバスと上記フリップフロップ回路のＲＯＭ
−／ＲＡＭ−識別信号とにより出力されるアドレスデコ
ード部と、このアドレスデコード部の出力からメモリの
変換を検出するメモリ変換検出部と、上記フリップフロ
ップ回路のセットパルスを供給するセラトノ（ルス発生
部とを備え、上記メモリ変換部の出力を上記セットパル
ス発生部のセットパルス禁止パルスとして使用し、上記
ランダムアクセスメモリ領域のアドレスと上記リードオ
ンリメモリのアドレスを入れ替えるようにしたものであ
る。
本発明においては、簡単な構成で、明確な論理により記
憶回路を正常時とデバッグ検証時の両方において制御す
る。
憶回路を正常時とデバッグ検証時の両方において制御す
る。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明による制御回路制御装置の一実施例を示
すブロック図である。
すブロック図である。
図において、１はリセツ） （Ｒ８Ｔ）パルス送出部、
２はＣＰＵリセット用スイッチとは異なるハードスイッ
チにより自動的にオンになるように構成した１つのフリ
ップフロップ回路、３は複数のアドレスにより選択した
アドレスバスとフリップフロップ回路２のＲＯＭ−／Ｒ
ＡＭ−識別信号により出力されるアドレスデコード部、
４はこのアドレスデコード部３の出力からメモリの変換
を検出するメモリ変換検出部、５はフリップフロップ回
路２のセットパルスを供給するセットパルス発生部、６
は記憶回路制御部、７は記憶回路で、この記憶回路γｉ
ＲＯＭヘースパベー０ ７−１とＲＡＭ１ベースバンク
１ ７−２およヒＲＡＭ２ペースバンク２７−３々らび
にＲＡＭ３バンクＯｒ−４とＲＡＭ０ベースバンク０７
−５とによって構成されている。
２はＣＰＵリセット用スイッチとは異なるハードスイッ
チにより自動的にオンになるように構成した１つのフリ
ップフロップ回路、３は複数のアドレスにより選択した
アドレスバスとフリップフロップ回路２のＲＯＭ−／Ｒ
ＡＭ−識別信号により出力されるアドレスデコード部、
４はこのアドレスデコード部３の出力からメモリの変換
を検出するメモリ変換検出部、５はフリップフロップ回
路２のセットパルスを供給するセットパルス発生部、６
は記憶回路制御部、７は記憶回路で、この記憶回路γｉ
ＲＯＭヘースパベー０ ７−１とＲＡＭ１ベースバンク
１ ７−２およヒＲＡＭ２ペースバンク２７−３々らび
にＲＡＭ３バンクＯｒ−４とＲＡＭ０ベースバンク０７
−５とによって構成されている。
そして、メモリ空間の最下位または最上位を含むメモリ
空間にランダムアクセスメモリを使用し、その他の一部
の空間にリードオンリメモリを使用し、さらにメモリに
格納されるプログラムの検証時において、メモリ変換検
出部４の出力をセットパルス発生部５のセットパルス禁
止パルスとして使用し、ランダムアクセスメモリ領域の
アドレスとリードオンリメモリのアドレスを入れ替える
ように構成されている。
空間にランダムアクセスメモリを使用し、その他の一部
の空間にリードオンリメモリを使用し、さらにメモリに
格納されるプログラムの検証時において、メモリ変換検
出部４の出力をセットパルス発生部５のセットパルス禁
止パルスとして使用し、ランダムアクセスメモリ領域の
アドレスとリードオンリメモリのアドレスを入れ替える
ように構成されている。
第２図は本発明の具体的実施例を示すブロック図である
。
。
この第２図において第１図と同一符号のものは相当部分
を示し、記憶回路制御部６はアンドゲート６−１〜６−
４と反転端子付きのナントゲート６−５およびオアゲー
ト６−６によって構成され、また、記憶回路７はＲＡＭ
Ｉ ７−２とＲＡＭ２ ７−３およびＲＡＭ３ ７−
４ならびにＲＯＭ７−１とＲＡＭ０７−５によって構成
されている。
を示し、記憶回路制御部６はアンドゲート６−１〜６−
４と反転端子付きのナントゲート６−５およびオアゲー
ト６−６によって構成され、また、記憶回路７はＲＡＭ
Ｉ ７−２とＲＡＭ２ ７−３およびＲＡＭ３ ７−
４ならびにＲＯＭ７−１とＲＡＭ０７−５によって構成
されている。
第３図は本発明におけるＣＰＵのメモリ領域アドレス配
分を示す説明図、第４図はセットパルス発生回路のセッ
トパルスの出力状態を示す説明図で、（１１＞はセット
パルス出力禁止パルスの無人力時を示し、（ｂ）はセッ
トパルス出力禁止パルスの入力時を示す。第５図はメモ
リの交換時におけるＲＯＭ領域の代替シＭ領域選択制御
部の実施例を示す構成図である。
分を示す説明図、第４図はセットパルス発生回路のセッ
トパルスの出力状態を示す説明図で、（１１＞はセット
パルス出力禁止パルスの無人力時を示し、（ｂ）はセッ
トパルス出力禁止パルスの入力時を示す。第５図はメモ
リの交換時におけるＲＯＭ領域の代替シＭ領域選択制御
部の実施例を示す構成図である。
つぎに第１図に示す実施例の動作を第２図ないし第５図
を参照して説明する。
を参照して説明する。
まず、リセットパルス送出部１におけるハードスイッチ
など（このスイッチはＣＰＵのハードリセットとは異な
るものであり、隠しスイッチ的な性格をもつ。）で構成
されたリセットスイッチＥＲＳＴＪを押し上げることに
よ、９ ｒＲＡＭ−Ｊ信号゛Ｌ”を出力しくこのときは
ＲＯＭ−’Ｈ”となる）、アドレスデコード部３にてこ
れらの条件が設定され、ｒＮＯＲＭＡＬ 」からｒＴＥ
ｓＴＪに切り換えられる。
など（このスイッチはＣＰＵのハードリセットとは異な
るものであり、隠しスイッチ的な性格をもつ。）で構成
されたリセットスイッチＥＲＳＴＪを押し上げることに
よ、９ ｒＲＡＭ−Ｊ信号゛Ｌ”を出力しくこのときは
ＲＯＭ−’Ｈ”となる）、アドレスデコード部３にてこ
れらの条件が設定され、ｒＮＯＲＭＡＬ 」からｒＴＥ
ｓＴＪに切り換えられる。
そして、メモリ変換検出部４で検出され、この出力がセ
ットパルス発生部５に入力される。このセットパルス発
生部５はｒＮＯＲＭＡＬＪ時において、一定周期のセッ
トパルス（第４図（ａ）参照）が出力され、常時ＲＯＭ
領域に設定されるようにフリップフロップ回路２は制御
される。
ットパルス発生部５に入力される。このセットパルス発
生部５はｒＮＯＲＭＡＬＪ時において、一定周期のセッ
トパルス（第４図（ａ）参照）が出力され、常時ＲＯＭ
領域に設定されるようにフリップフロップ回路２は制御
される。
このセットパルス発生部５にメモリ変換検出部４からセ
ットパルス出力禁止パルス（メモリ変換検出パルスジが
入力されると、セットパルスの出力はなくなシ、［ＴＥ
ｓＴＪからｒＮＯＲＭＡＬＪへの切ｐ換えを禁止する。
ットパルス出力禁止パルス（メモリ変換検出パルスジが
入力されると、セットパルスの出力はなくなシ、［ＴＥ
ｓＴＪからｒＮＯＲＭＡＬＪへの切ｐ換えを禁止する。
本発明の記憶回路制御装置のアドレスデコード部３の論
理表を下記第１表に示す。
理表を下記第１表に示す。
第 １ 表
この第１表によれば、ｙｏ−ｙｓがｒＮＯＲＭＡＬ」時
に出力される端子、Ｙ４〜Ｙ？がｒ’Ｉ’ＥｓＴＪ 時
に出力される端子である。
に出力される端子、Ｙ４〜Ｙ？がｒ’Ｉ’ＥｓＴＪ 時
に出力される端子である。
そして、第２図に示すように、ｒＮＯＲＭＡＬＪ時にお
いては、アドレス番地Ｏ〜Ｉ ＦＦＦ Ｋ ＲＯＭ領域
が割り当てられ、このＲＯＭ領域にプログラムが格納さ
れる、したがって、メモリ変換検出部４は何も出力せず
、セットパルス発生部５からは一定周期でフリップフロ
ッグ回路２にセットパルスが入力し、ｒＲＡＭ−Ｊ＝’
Ｊ（，ｒ ＲＯＭ−Ｊ＝″Ｌ”の状態が半永久的に続く
。すなわち、ＮＯＲＭＡＬ状態が半永久的に続く。
いては、アドレス番地Ｏ〜Ｉ ＦＦＦ Ｋ ＲＯＭ領域
が割り当てられ、このＲＯＭ領域にプログラムが格納さ
れる、したがって、メモリ変換検出部４は何も出力せず
、セットパルス発生部５からは一定周期でフリップフロ
ッグ回路２にセットパルスが入力し、ｒＲＡＭ−Ｊ＝’
Ｊ（，ｒ ＲＯＭ−Ｊ＝″Ｌ”の状態が半永久的に続く
。すなわち、ＮＯＲＭＡＬ状態が半永久的に続く。
つぎに、ＲＯＭに格納されるプログラムが不確定の時期
、すなわち、テスト（ＴＥＳＴ）時においては、このＲ
ＯＭ領域の代わりに〜Ｍ領領域格納して、プログラムの
検証が必要である１、すなわち、ＲＯＭ領域とＲＡＭ領
域のアドレスを交換し、通常のＲＯＭ領域の代わυにＲ
ＡＭ領域にプログラムを格納して検証する１、このアド
レス交換を行なうために前述のリセットスイッチ、Ｒ８
ＴＪを押し上げ強制的に行なう、１ これを第３図に示したＣＰＵのメモリ領域アドレス配分
を示す図で説明すると、ｌ’ＮＯＲＭＡＬＪ時の０〜Ｉ
Ｆ’ＦＦのＲＯＭ領域を、６０００〜７ＦＦＦのＲＡ
Ｍ領域と交換し、１ＴＥＳＴＪ時のＯ〜Ｉ Ｆ］ｉ’Ｆ
’をＲＡＭ領域（破線で囲んだＲＡＭ ） Ｉｃ配列し
、６０００〜７ＦＦＦをＲＯＭ領域に配列することによ
シ実現する。
、すなわち、テスト（ＴＥＳＴ）時においては、このＲ
ＯＭ領域の代わりに〜Ｍ領領域格納して、プログラムの
検証が必要である１、すなわち、ＲＯＭ領域とＲＡＭ領
域のアドレスを交換し、通常のＲＯＭ領域の代わυにＲ
ＡＭ領域にプログラムを格納して検証する１、このアド
レス交換を行なうために前述のリセットスイッチ、Ｒ８
ＴＪを押し上げ強制的に行なう、１ これを第３図に示したＣＰＵのメモリ領域アドレス配分
を示す図で説明すると、ｌ’ＮＯＲＭＡＬＪ時の０〜Ｉ
Ｆ’ＦＦのＲＯＭ領域を、６０００〜７ＦＦＦのＲＡ
Ｍ領域と交換し、１ＴＥＳＴＪ時のＯ〜Ｉ Ｆ］ｉ’Ｆ
’をＲＡＭ領域（破線で囲んだＲＡＭ ） Ｉｃ配列し
、６０００〜７ＦＦＦをＲＯＭ領域に配列することによ
シ実現する。
また、６０００〜７ＦＦＦに移されたＲＯＭ領域はＪＴ
ＥＳＴＪ時にやはシ使用できないため、新たにＲＡＭ領
域（ＲＡＭＯ）を作シ、ｒＮＯＲＭＡＬｊ時のメモリ容
量３２ＫＢを確保することが必要となる。そのときの構
成を第５図に示し、また、メモリ交換時における代替Ｒ
ＡＭ領域選択のための論理表を下記第２表に示す。
ＥＳＴＪ時にやはシ使用できないため、新たにＲＡＭ領
域（ＲＡＭＯ）を作シ、ｒＮＯＲＭＡＬｊ時のメモリ容
量３２ＫＢを確保することが必要となる。そのときの構
成を第５図に示し、また、メモリ交換時における代替Ｒ
ＡＭ領域選択のための論理表を下記第２表に示す。
第２表
〔発明の効果〕
以上の説明から明らかなように、本発明によれば、複雑
な手段を用いることなく、アドレス制御用■の代わりに
アドレスデコード部とメモリ変換検出部およびセットパ
ルス発生部ならびにフリップフロップを設けた簡単な構
成で、明確な論理によυ記憶回路を正常時とデバッグ検
証時の両方において制御することにより、アドレス制御
用ＲＯＭを２ｓ類用意する必要がなく、また、Ｋ劇に多
くの内容を書き込む必要がなく簡単な論理構成でよく、
さらに、ＲＯＭに誤った内容を書き込む可能性がないこ
となどの利点があり、汎用性を高くすることができる優
れた効果がある。
な手段を用いることなく、アドレス制御用■の代わりに
アドレスデコード部とメモリ変換検出部およびセットパ
ルス発生部ならびにフリップフロップを設けた簡単な構
成で、明確な論理によυ記憶回路を正常時とデバッグ検
証時の両方において制御することにより、アドレス制御
用ＲＯＭを２ｓ類用意する必要がなく、また、Ｋ劇に多
くの内容を書き込む必要がなく簡単な論理構成でよく、
さらに、ＲＯＭに誤った内容を書き込む可能性がないこ
となどの利点があり、汎用性を高くすることができる優
れた効果がある。
第１図は本発明による記憶回路制御装置の一実施例を示
すプロｉり図、第２図は本発明の具体的実施例を示すブ
ロック図、第３図は本発明におけるＣＰＵのメモリ領域
アドレス配分を示す説明図、第４図はセットパルス発生
部のセットパルスの出力状態を示す説明図、第５図はメ
モリの交換時におけるＲＯＭ領域の代替ＲＡＭ領域選択
制御部の実施例を示す構成図、第６図は従来の記憶回路
制御装置の一例を示すブロック図、第７図はＣＰＵのメ
モリ領域アドレス配分を示す説明図、第８図は従来例の
アドレス配分を示す説明図である。 １・・・・リセットパルス送出部、２・拳・・フリップ
フロップ回路、３・−・・アドレスデコード部、４・・
番・メモリ変換検出部、５・・・・セットパルス発生部
、６・・・・記憶回路制御部、７・・・・記憶回路。
すプロｉり図、第２図は本発明の具体的実施例を示すブ
ロック図、第３図は本発明におけるＣＰＵのメモリ領域
アドレス配分を示す説明図、第４図はセットパルス発生
部のセットパルスの出力状態を示す説明図、第５図はメ
モリの交換時におけるＲＯＭ領域の代替ＲＡＭ領域選択
制御部の実施例を示す構成図、第６図は従来の記憶回路
制御装置の一例を示すブロック図、第７図はＣＰＵのメ
モリ領域アドレス配分を示す説明図、第８図は従来例の
アドレス配分を示す説明図である。 １・・・・リセットパルス送出部、２・拳・・フリップ
フロップ回路、３・−・・アドレスデコード部、４・・
番・メモリ変換検出部、５・・・・セットパルス発生部
、６・・・・記憶回路制御部、７・・・・記憶回路。
Claims (1)
- パワーオン時またはＣＰＵハードリセット時のスタート
番地がプログラムのメモリ空間の最下位または最上位か
ら始まるマイクロプロセッサーシステムにおいて、前記
メモリ空間の最下位または最上位を含むメモリ空間にラ
ンダムアクセスメモリを使用し、その他の一部の空間に
リードオンリメモリを使用しかつメモリに格納されるプ
ログラムの検証時において、前記ＣＰＵリセット用スイ
ッチとは異なるハードスイッチにより自動的にオンにな
るように構成した１つのフリップフロップ回路と、複数
のアドレスパスより選択したアドレスパスと前記フリッ
プフロップ回路のＲＯＭ−／ＲＡＭ−識別信号とにより
出力されるアドレスデコード部と、このアドレスデコー
ド部の出力からメモリの変換を検出するメモリ変換検出
部と、前記フリップフロップ回路のセットパルスを供給
するセットパルス発生部とを備え、前記メモリ変換部の
出力を前記セットパルス発生部のセットパルス禁止パル
スとして使用し、前記ランダムアクセスメモリ領域のア
ドレスと前記リードオンリメモリのアドレスを入れ替え
るようにしたことを特徴とする記憶回路制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62068966A JPS63236143A (ja) | 1987-03-25 | 1987-03-25 | 記憶回路制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62068966A JPS63236143A (ja) | 1987-03-25 | 1987-03-25 | 記憶回路制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63236143A true JPS63236143A (ja) | 1988-10-03 |
Family
ID=13388923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62068966A Pending JPS63236143A (ja) | 1987-03-25 | 1987-03-25 | 記憶回路制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63236143A (ja) |
-
1987
- 1987-03-25 JP JP62068966A patent/JPS63236143A/ja active Pending
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