JPH01311334A - 記憶回路制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサを搭載した機器に適する記
憶回路制御装置に関し、特に、記憶回路。

即ち、リードオンリメモリ回路（通称ＲＯＭ　）とラン
ダムアクセスメモリ回路（通称ＲＡＭ　）の使用の制御
に関するものである。

〔従来の技術〕

第５図は、従来例の記憶回路制御装置のブロック構成図
である。第６図は従来例の記１σ回路制御装置の８ビツ
トマイクロプロセツサのメモリ領域を示す図である。第
７図は、従来の記憶回路制御装置のアドレス配分全示す
図である。第６図においてアドレス番地０〜７　ＦＦＦ
まではプログラム等のデータ全格納するための領域であ
り、−また８０００番地以降は、ｆログラム以外のデー
タ、たとえば。

両信号データの格納又は、制御情報データを格納するた
めの領域である。プログラムの格納領域では番地Ｏ〜１
　ＦＦＦまで全専用領域（リードオンリメモリ領域。以
下、　ＲＯＭ領域という。）番地２０００〜ＦＦ”Ｆ−
４では、書きこみ・読み出しの両方可能な領域（ランダ
ムアクセスメモリ領域。以下ＲＡＭ領域という。）とに
分けられる。Ｉ’ｊＡＭ領域では、さらに２番地６００
０〜７　ＦＦＦはバンク切換領域とし。

プログラム量が２４　ＫＢ　（番地０〜５ＦＦＦ）以上
になる場合に使用する領域である。番地０〜５　ＦＦＦ
　ｉベースバンク０〜２または１番地６０００〜７　Ｆ
ＦＦＦＦ全バンク−ｎと呼ぶ。従ってこの記憶回路４の
機能として、■プログラム格納制御■ＲＯＭとＲＡＭの
切換制御■バンク切換制御が必要となる。

第６図の項目■〜■の機能全実現するために。

記憶回路４及びデータ入出力・クツファ回路を制御する
制御装置は、アドレス制御ロム回路６（上記のＲＯＭと
は異る）と記憶回路制御回路７とから構成されている。

アドレス制御ロム回路６はＮ本（この例ではＮ−１６以
後ＡＤＢ　Ｏ〜ＡＤＢ　（Ｎ　−１）と表す。）のアド
レス線から上位１０本（ＡＤＢ　６〜ＡＤＢ　ｌ　５　
）　ｋ選び、アドレス制御ロム回路６の入力Ａｎ−Ａ９
に接続され５本の出力線金有している。

この５木の出力線は第６図のＣＰＵメモＩＪ　２間に照
らして。

（Ａ）　　　ＲＯＭ領域　（０〜］　ＦＦＦ　）　：ベ
ースバンク０（Ｂ）　　　ＲＡＭ領域　（２０００〜３
ＦＦＦ’）：ペースノぐンク１（Ｃ）　　　ＲＡＭ領域
　（４０００〜５Ｆ’ＦＦ）：ベースバンク２（ｄ）　
　　ＲＡＭ領域　（６０００〜７ＦＦＦ）：バンク。

（ｅ）　　ＲＯＭ／ＲＡＭ領域識別信号（この場合は０
〜Ｉ　ＦＦＦがＲＯＭ領域信号となる。）の５つに分類
される。こｔ’Ｌ　ｆ図に示すと、第７図のように表さ
れる。この５本の出力線を記憶回路制御回路７に入力し
、　ＣＰＵのもつ制呻信号（たとえばパ／り信号ＢＫｎ
−１ライト信号剋−、リード信号Ｙ七Ｉ）−、メモリリ
クエスト信号ＭＲＥＱ等）と合わせ１使用し、上記の制
御機能全実現する。

以上が記憶回路部の通常の仕様であるが、記憶回路４（
通常ＲＯＭ領域に格納される。）に格納するプログラム
は初期の状態では、デバッグにより検証されておらず、
正常に動作する補償は全くない。

従って、このデバッグによる検証作業が必要となる。そ
の場合通常プログラムはＲＡＭ領域に格納して行なう必
要があるためＲＯＭ領域と同一アドレノで動作するＲＡ
Ｍ領域が必要である。

そのために上記に示したアドレス制御ロム回路６ケ上記
に示した通常の（ａ）〜（ｄ）のもの以外に（ｅ）のＲ
ＯＭ　／　ＲＡＭ領域識別信号がすべてＲＡＭ領域とな
る第７図（Ｅ）の点線部分のようなアドレス制御ロム回
路６が必要である。

ここでこのことがら全具体的に述べる。

分類（Ａ）　ＲＯＭ領域（０〜Ｉ　ＦＦＦ　）　：ベー
スバンクＯこの領域は記憶回路４の読み出し専用領域で
あるから、制御信号はメモリリクエスト信号ＭＲＥＱ＋
およびリード信号ＲＤ十の２つの信号を使用し、アドレ
ス制御ロム回路６　（ＲＯＭ／ＲＡＭ識別信号を含む）
の出力との組合せにより識別する。

分類（Ｂｌおよび分類（Ｃ）はＲＡＭ領域（２０００〜
５ＦＦＦ）：ペースバンク１およヒヘースバンク２−’
Ｃ’、！１．この領域は記憶［Ｌ！１路４の書きこみお
よび読出し領域であるから、メモリリクエスト信号ＭＲ
ＥＱおよびリード信号ＲＤ　、メモリリクエスト信号Ｍ
ＲＥＱおよびライト信号■とアドレス制御ロム回路６（
ＲＯＭ／ＲＡＭ識別信号含む）の出力との組合わせによ
り識別する。

分類（ＤｌはＲＡＭ領域：バンクＯ この領域はメモリリクエスト信号ＭＲＥＱおよびリード
信号１（Ｄ、メモリリクエスト信号ＭＲＥＱおよびライ
ト信号■とさらにバンク切換信号ＢＫＱとアドレス制御
ロム回路６　（ＲＯＭ／ＲＡＭ識別信号含む）の出力と
の組合せにより識別する。

一方、デバッグ検証時に使用する場合は上記のグルー７
″囚がベースバンク０のＲＡＭ領域となるよう第７図の
（ＥＩ　ＲＯＭ　／　ＲＡＭ識別信号を使用しＲＡＭ領
域全作成する必要があった。これと具体的に述べると以
下のようになる。

分類（Ｅ）としてベースバンク０に相当するＲＡＭ領域
を新たに作成し、第７図の（Ｅ）のＲＯＭ　／　ＲＡＭ
識別信号のノーマル時（ａ）以外にテスト時（ｂ）のよ
うなアドレス領域がＯ〜７　ＦＦＦにおいてすべて”Ｌ
”即ちＲＡＭ領域となるような識別信号を作ることによ
り。

ＴＥＳＴ時（ｂ）に使用可能な方法がとられていた。

〔発明が解決しようとする課題〕

しかし、このような従来例の記憶回路制御装置では、制
御用ＲＯＭ　を使用しているために。

■　正常時とデバッグ検証時とに使用する制御用ＲＯＭ
が２種類必要となること ■　制御用ＲＯＭは回路表記上ブラックボックスとなる
ために書きこまれている論理的内容がわからず、タイム
チャート上での表記が必要であること ■　制御用ＲＯＭに論理的な内容を書きこむことが必要
である。

■　内容に誤りを生ずる可能性がある。

などの欠点があった。

そこで本発明の技術的課題は上記の欠点に鑑み簡単な構
成で明確な論理により、記憶回路を正常時とデバッグ検
証時との両方において制御する記憶回路制御装置全提供
することである。

〔課題全解決するための手段〕

本発明によればパワーオン時又は、　ＣＰＵハードリセ
ット時のスタート番地がプログラムのメモリ空間の最下
位又は、最上位から始まるマイクロプロセッサシステム
において、前記メモリ２間の最下位又は、最上位を含む
メモリ空間にランダムアクセスメモリ金使用し、その他
の一部の空間にリードオンリメモリ全使用し、さらに前
記ランダムアクセスメモリ及び前記リードオンリメモリ
に格納されるプログラムの検証時には、前記ＣＰＵハー
ドリセットに用いられるスイッチとは異なるハードスイ
ッチにより自動的にオンになる１つのフリッ７’７０７
ｆ　回Ｗｒと、複数本のアドレスバスより選択した上位
のアドレスバスにより出力されるアドレスデコード部と
９通常は前記フリップフロッグにセット・ゼルスを出力
し、当該検証時においては前記フリップフロッグの識別
信号により、前記フリップフロッグに供給されるセット
パルス全禁止するセットパルス発生部と、前記アドレス
デコード部の出力と前記フリ、グフロ、ｆの識別信号と
前記ＣＰＵから供給されるバンク切換信号とにより、同
一アドレス上の前記リードオンリメモリと前記ランダム
アクセスメモリとを切換える制御を行なう記憶回路とを
有することを特徴とする記憶回路制御装置が得られる。

〔実施例〕

本発明の実施例について図面全参照して説明する。

第１図は本発明の記憶回路制御装置のブロック構成図、
第２図は本発明の具体的実施例、第３図は本実における
ＣＰＵのメモリ領域アドレス配分金示す図である。第４
図はフリップフロツノ周辺のタイムチャート金示した図
である。

第２図におけるアドレスデコード部１の出力Ｙｏ、　Ｙ
、−、ＹｍｉＩそれぞれ０〜ＩＦ’Ｆ’Ｆ　、　２００
０〜３ＦＦＦ、４０００〜５　ＦＦＦ・・・のアドレス
を検出し、アドレスデコード部１より該当のアドレス検
出パルスを出力する。

ここで１本発明の特徴とするところは、第１図に示すセ
ットパルス発生部２　、　Ｒ８Ｔパルス送出部４とＪ　
ＲＯＭ−Ｊ及びｌ’−ＲＡＭ−Ｊの２つの識別信号全出
力するフ１７　ツブフロッグ３である。電源立上げ時に
おいては通常のＣＰＵシステムと同様、　ＤＯＷ　０Ｎ
Ｒ８Ｔ　Ｋ　、ｆす、　ＮＯＲＭＡＬ状態が選択される
。そして。

ＴＥＳＴ開始時において、　ＣＰＵのハードＲ８Ｔとは
異なルｊＲ８ＴＪ　ＳＷ　７　全押し下げることにより
、フリップフロップ３より［ＲＡＭＪ信号”Ｈ”が出力
され（この時ＲＯＭ　’　Ｌ′）、アドレスデコード部
１でデコードさ扛た出力と、　ＣＰＵからのバンク切換
信号５１〜５ｎとで作成された記憶回路制御部５の出力
により、　ＲＡＭ領域に選択される。このとき、セット
パルス兄生部２にフリップフロ、ｆ３からの識別信号Ｒ
ＡＭが入力され、セント・セルスの出方は禁止状態とな
り、　　［’ＴＥＳＴＪ→「ＮＯＲＭＡＬ　Ｊへの切換
わりを防止する。

第２図に示すように、　　［ＮＯＲＭＡＬＪ時において
はアドレス番地Ｏ〜１　ＦＦＦ　Ｋ：　ＲＯＭ領域が割
り当てられ。

このＲＯＭ領域Ｖｃｆロダラムが格納される。そしてセ
ラ）　ｉＪ？ルス発生部２からは、一定周期で７リツプ
フロツゾ３にセラ）　ｉ？ルスが入力され、　ＪＲＡＭ
Ｊ＝”Ｌ”、　　［ＲＯＭＪ　＝”Ｈ”が継続される。

ＲＯＭに格納されるプログラムが不確定の時期。

即ちＴＥＳＴ時においては、このＲＯＭ領域の代わりに
ＲＡＭ領域に格納してプログラムの検証を行なう必要が
ある。即ち、同一アドレス上に配置されたＲＯＭ領域と
ＲＡＭ領域とを交換し１通常のＲＯＭ領域の代わりにＲ
ＡＭ領域にプログラムを格納して検証する。このバンク
切換を行なうために、前記の「Ｒ８ＴＪｓ′ｗ７ヲ押し
下げることで切換を行なう。

本例では、　ＴＥＳＴ用として１個の領域で十分である
が、複数個配置することも可能である。その場合バンク
切換信号が必要である。

〔発明の効果〕

以上説明したように９本発明はアドレス用制御用ＲＯＭ
の代わシにセレクタ、セラトノぐルス発生部。

フリラン０フ０ツノを使って構成することにより。

■　アドレス制御用ＲＯＭ　ｉ　２棟類用意する必要が
ないこと ■　ＲＯＭに多くの内容を書きこむ必要がなく簡単な論
理構成で実現できること ■　ＲＯＭに誤った内容を書きこむ可１ｊヒ性がない仁
と などの利点があり、汎用性を高くすることができる優れ
た効果がある。

【図面の簡単な説明】

第１図は本発明の記憶回路制御装置のブロック構成図、
第２図は本発明の具体的実施例、第３図は本発明におけ
るＣＰＵのメモリ領域アドレス配分を示す図、第４図は
７９２１７０２１周辺タイムチャート、第５図は従来例
の記憶回路制御装置のブロック図、第６図はＣＰＵのメ
モリ領域アドレス配分を示す図、第７図は従来例のアド
レス配分タイムチャート図である。 １・・・アドレスデコード部、２・・・セ、トノクルス
発生部、３・・・７リツプフロツグ、４・・・Ｒ３Ｔ送
出部。 ５・・・記憶回路制御部（６０〜６５）、６・・・記憶
回路部（７０〜７４）。 〜　　　　　　　　第２図 ら 第３図 第４図 二 ｌ　　　　　　： Ｆ、Ｆ、　　Ｑ　　　　　　＋−−＋＋−」−一一一一
ａ　　　　　　　−”− ：　　　　　　　： ：　　　　　　　： ＴＳＴＭｕ　　　　　　　　　　　　ＴＳ’Ｔ　ｎ７第
５図 制御線 Ｎ苓 第６図 ＣＰＵ アドレス　　メモリ’ｉ：Ｉ！ 第７図 、、、ＩＩ

Claims (1)

【特許請求の範囲】
1. １）パワーオン時又は、ＣＰＵハードリセット時のスタ
   ート番地がプログラムのメモリ空間の最下位又は最上位
   から始まるマイクロプロセッサシステムにおいて、前記
   メモリ空間の最下位又は最上位を含むメモリ空間にラン
   ダムアクセスメモリを使用し、その他の一部のメモリ空
   間にリードオンリメモリを使用し、さらに前記ランダム
   アクセスメモリ及び前記リードオンリメモリに格納され
   るプログラムの検証時には、前記ＣＰＵハードリセット
   に用いられるスイッチとは異なるハードスイッチにより
   自動的にオンになるフリップフロップ回路と、複数本の
   アドレスバスより選択した上位のアドレスバスにより出
   力されるアドレスデコード部と、通常は前記フリップフ
   ロップにセットパルスを出力し、当該検証時においては
   、前記フリップフロップの識別信号より前記フリップフ
   ロップに供給されるセットパルスを禁止するセットパル
   ス発生部と、前記アドレスデコード部の出力と前記フリ
   ップフロップの識別信号と前記ＣＰＵから供給されるバ
   ンク切換信号とにより、同一アドレス上の前記リードオ
   ンリメモリと前記ランダムアクセスメモリとを切換える
   制御を行なう記憶回路とを有することを特徴とする記憶
   回路制御装置。