JPS6323656B2 - - Google Patents

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JPS6323656B2
JPS6323656B2 JP58137952A JP13795283A JPS6323656B2 JP S6323656 B2 JPS6323656 B2 JP S6323656B2 JP 58137952 A JP58137952 A JP 58137952A JP 13795283 A JP13795283 A JP 13795283A JP S6323656 B2 JPS6323656 B2 JP S6323656B2
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JP
Japan
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silicon
layer
silicon dioxide
single crystal
rox
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JP58137952A
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JPS59115538A (ja
Inventor
An Fuaburishasu Karen
Maikeru Kemureeji Baanaado
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS59115538A publication Critical patent/JPS59115538A/ja
Publication of JPS6323656B2 publication Critical patent/JPS6323656B2/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/61—Formation of materials, e.g. in the shape of layers or pillars of insulating materials using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
    • H10W10/0121—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves

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  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はモノリシツク集積回路（IC）の製造
方法に係る。更に具体的には本発明は単結晶シリ
コンの領域を他の単結晶シリコンの領域から誘電
的に分離するための方法に係る。
［背景技術］ デバイスを相互に分離し、配線チヤネル・キヤ
パシタンスを減じるために埋設酸化物分離
（recessed oxide isolation＝ROX分離）を用い
る。ROX分離には２つのタイプがあつて、１つ
は半埋設酸化物分離（semi−ROX分離）と称し、
他の１つは全埋設酸化物分離（full−ROX分離）
と称する。半ROX分離法は単結晶シリコン本体
の表面上にマスク・パターンを形成するプロセス
を用い、デバイス領域として用いる本体の領域が
被覆され、ROX分離領域として用いる領域が被
覆されない。次に構造体を酸化雰囲気にさらし
て、単結晶本体のマスクしてない領域を酸化す
る。形成された半ROX分離の上部表面は分離領
域において単結晶シリコンの上部表面の領域より
高い。全ROX分離は、単結晶シリコン本体の上
部表面とほぼ同じ平面の分離パターンの上部表面
を有することが必要である場合に用いる。これは
酸化すべき領域において単結晶シリコンの一部を
エツチング除去することによつて達成しうる。単
結晶シリコンにこの溝部を形成する間に、保護マ
スク・パターンで保護した単結晶シリコン表面の
残部は溝部の形成に用いたシリコン・エツチング
剤によつて実質上影響を受けない。次にシリコン
本体を酸化処理し、溝部領域のシリコンを酸化さ
せ、二酸化シリコンを溝部を満たすとともにシリ
コン内部へ更に酸化が進み、分離領域を形成す
る。分離領域の上部表面は単結晶シリコン本体の
上部表面とほぼ同表面となる。
通常用いる保護マスク層は窒化シリコン、二酸
化シリコン積層構造体である。窒化シリコンはマ
スクの最上層であつて、下方のデバイス領域とし
て指定した単結晶シリコンの酸化を防止する様に
働らく。二酸化シリコン層は窒化シリコン層及び
単結晶シリコン層の間に配置され、窒化シリコン
のひつぱり応力がシリコンに欠陥を生ぜしめない
様に応力緩衝層として作用する。しかしながら、
この二酸化シリコン層は、ROX分離プロセスに
おいて酸素が該層に沿つて横方向に拡散し、いわ
ゆる“バーズ・ビーク”を形成するので有害であ
る。“バーズ・ビーク”によつてデバイス密度が
低下し、誘電ROX分離領域に対する接合部の隣
接を妨げる。
米国特許第3900350号明細書は“バーズ・ビー
ク”の問題を克服する方法を開示している。これ
は多結晶シリコン層を窒化シリコン・マスク層及
び単結晶シリコン本体の間の二酸化シリコンの代
りに用いることを提示している。しかしながら、
マスクの下方の単結晶表面に欠陥が生じることが
観察されたので、上記米国特許明細書の発明はこ
れまで利用されなかつた。
［発明の目的］ 本発明の目的は単結晶シリコン本体におけるマ
スク層下方の欠陥を生じることなくバーズ・ビー
クの形成を減じる方法を提供することにある。
本発明の他の目的は、酸化工程においてROX
分離の形成に用いるマスクが単結晶の上に二酸化
シリコン、多結晶シリコン及び窒化シリコンをこ
の順に積層した構造体である、ROX分離を形成
するための、バーズ・ビークの生成を実質的に減
じ、マスク層下方の欠陥生成を増加させない方法
を提供することにある。
［発明の概要］ 単結晶シリコン本体の上に順に二酸化シリコ
ン、多結晶シリコン及び窒化シリコンの積層構造
体を形成する。単結晶シリコン本体内に酸化物の
分離パターンを形成すべき領域において上記構造
体内に開孔を形成するパターンを描く。もしも半
ROX分離を形成させたいならば、その開孔内に
おける単結晶本体のエツチングは実施しない。も
しも全ROX分離を形成したいならば、ROX分離
と単結晶との上部表面をほぼ同じ平面にするため
に、所定の深さまで単結晶シリコンをエツチング
する次にシリコン本体を、所望の酸化物分離パタ
ーンが本体内の所望の深さに達するまで酸化す
る。
積層構造体は厚さ約２ないし10ナノメータの二
酸化シリコン、約５ないし500ナノメータの多結
晶シリコン及び約10ないし500ナノメータの窒化
シリコンからなるのが好ましい。二酸化シリコン
層は約700℃ないし900℃の温度のドライ酸素雰囲
気において形成するのが好ましい。多結晶シリコ
ン及び窒化シリコンは低圧CVDによつて形成す
るのが好ましい。望ましい酸化物分離パターンは
厚さ約300ないし3000ナノメータである。
［実施例］ 第１図ないし第３図に本発明の方法に従つて
NPNバイポーラ・トランジスタをうるための製
造工程を示す。第１図は非常に高密度のバイポー
ラICを形成するために用いるシリコン本体の拡
大部を示す。単結晶シリコンのＰ−型基板１０は
その内部に形成したサブコレクタＮ＋拡散部１２
及びＰ＋分離拡散部１４を有する。エピタキシヤ
ルＮ層２０を基板１０上に成長させる。これらの
プロセスは、例えばNPNバイポーラ・トランジ
スタの製造における標準的プロセスである。基板
は典型例として１ないし20Ω−cmのオーダーの抵
抗をもつ＜100＞の結晶方位のシリコン・ウエハ
である。サブコレクタ拡散部は典型例として表面
濃度約1021原子／cm3のヒ素を用いて形成する。Ｐ
拡散部はたとえば1020原子／cm3のオーダーの表面
濃度のホウ素を用いて形成する。層２０を形成す
るエピタキシヤル成長プロセスは約1000℃ないし
1200℃の温度でSiCl4／H2もしくはSiH4ガスを用
いる通常の技法によつて行なわれてよい。エピタ
キシヤル成長の間、Ｎ＋層におけるドーパントは
エピタキシヤル層内へ移動する。高密度ICをう
るためのエピタキシヤル層の厚さは３マイクロメ
ータ以下のオーダーである。
次の一連の工程によつて、埋設誘電分離のパタ
ーンを形成する酸化処理のためのマスク・パター
ンを形成する。単結晶シリコン本体１０，２０上
に順に二酸化シリコン２２、多結晶シリコン２４
及び窒化シリコン２６を積層することによつてマ
スク構造体を形成する。二酸化シリコン層２２は
厚さ約２ないし10ナノメータ（３ないし５ナノメ
ータが好ましい）の二酸化シリコン層であるのが
好ましい。この二酸化シリコン層２２は例えばド
ライ酸素雰囲気において、約700℃ないし900℃の
温度で成長させる。この酸化に適した温度は800
℃である。多結晶シリコン層は約５ないし500ナ
ノメータ（約30ないし100ナノメータが好ましい）
の厚さが有効である。多結晶シリコンは650℃で
のCVDもしくは低圧CVDによつて付着する。こ
の付着のための反応物質はCVDにおいては水素
もしくは窒素の様なキヤリヤ・ガスにおけるシラ
ンであり、低圧CVDにおいてはシランのみであ
る。代替として、750℃のジクロルシランもしく
は1000℃のシラン・テトラクロリドの様なより高
温の塩化シランを用いうる。幾種かのシラン
（SiH4）プロセスの１つを用いるのが好ましい。
窒化シリコン層２６の典型的な厚さは約10ない
し500ナノメータであつて、約30ないし100ナノメ
ータが好ましい。これは例えば約700℃ないし
1200℃の温度範囲においてCVDもしくは低圧
CVDによつて付着する。この付着のための反応
物質はCVDにおいては水素もしくは窒素の様な
キヤリヤ・ガスにおけるシリコン・テトラクロリ
ド及びアンモニアであり、低圧CVDにおいては
窒素の様なキヤリヤ・ガスを用いあるいは用いな
い状態でのジクロルシラン及びアンモニアであ
る。代替として、いずれの反応においても用いら
れるシリコン含有種の代りに、付着温度を適当に
調節してSiH4、SiClH3、SiCl2H2、SiCl3Hもし
くはSiCl4を用いることができる。
次にROX分離の形成のためのマスク・パター
ンを作るために層２２，２４及び２６にパターン
を描く事が必要である。このパターン形成は通常
のリソグラフイ及びエツチング技法を用いて行な
う。積層構造体の最上の窒素シリコン層の上にレ
ジスト層２８を付着する。通常のリソグラフイ技
法を用いてレジストを露光し、レジスト中に所望
パターンの開孔ができる様に現像する。まず窒化
シリコン層をエツチングし、次に多結晶層２４
を、最後に二酸化シリコン層２２を単結晶シリコ
ン・エピタキシヤル層２０までエツチングするた
めにレジスト・マスクを用いる。化学エツチン
グ、プラズマ・エツチングもしくは反応性イオ
ン・エツチング等を含むこのエツチング工程のた
めに種々のエツチング材料及びプロセスを用いる
ことができる。しかしながら、CF4の様な弗化ガ
スにおける反応性イオン・エツチングを用いるの
が好ましい。装置は40ナノメータの室内圧力、
0.25ワツト／cm2のカソードにおける電力密度で動
作させる事が好ましい。
第１図ないし第３図の第１の実施例において
は、半ROX分離構造体を形成するため、単結晶
シリコン層２０はこのプロセスでは実質的にはエ
ツチングしない。
このエツチング工程の結果を第１図に示す。次
に、硫酸／硝酸の様な適当なレジスト剥離溶液も
しくはプラズマ反応室内での酸素アツシングを用
いて表面からレジスト層２８を除去する。こので
きた構造体を、例えば蒸気の雰囲気を用いて傾斜
炉内で約1000℃まで本体を加熱することによつて
酸化処理する。結果物を第２図に示す。半ROX
パターン３０が形成されている。この二酸化シリ
コンのパターン３０はこの半ROX分離構造体に
おいては単結晶シリコン・エピタキシヤル層２０
の上部表面より上まで伸びている事に注目された
い。３２におけるバーズ・ビース構造は、従来技
術のマスク構造体が用いられる場合よりも更にず
つと制限されている。バーズ・ビークはマスク窒
化シリコン層及び単結晶シリコンの間の二酸化シ
リコン層を介して生じる横方向酸化の結果であ
る。本発明の方法においては、酸化シリコンの層
厚を減じ、応力緩衝のために多結晶シリコン層を
加えることによつて酸素の横方向拡散を制限す
る。ROX分離の厚さは300ないし3000ナノメータ
が典型例である。
次に、例えば熱いリン酸浸漬エツチング溶液を
用いて窒化シリコン層２６を除去する。次に化学
エツチング、プラズマ・エツチングあるいは反応
性イオン・エツチング技法を用いて多結晶シリコ
ン層２４を除去しうるが第３図に示す様にそれを
二酸化シリコン層３４を形成するように熱酸化処
理することも可能である。代替案として、多結晶
シリコンをエツチングでもつて部分的に除去し、
次に層３４よりも幾分薄い層を形成すべく残りの
多結晶シリコンの熱酸化を行なつてもよい。続い
て、誘電分離３０のパターンによつて包囲した単
結晶シリコン・エピタキシヤル層２０内に通常の
技法でもつてバイポーラICを作る工程が行なわ
れる。
第２の実施例を第４図ないし第６図に関して示
す。この場合は、全ROX分離構造体を作る。単
結晶シリコン層２０までのマスクパターンのエツ
チングについては第１実施例と同じ工程を行な
う。この例において、単結晶層２０内に溝部をエ
ツチングすることが必要である。溝部４０の深さ
は、成長させるべき所望の二酸化シリコン分離の
長さ及び隣接するシリコン構造体との所望の平坦
性によつて決定する。１マイクロメータの二酸化
シリコン分離が隣接するシリコン層と共面状態を
呈するには、単結晶シリコンにおける溝部のエツ
チング深さは550ナノメータである。二酸化シリ
コン分離の体積膨脹は典型例として二酸化シリコ
ンの全体の55％である。残りの45％は酸化によつ
て消費した単結晶シリコンの量である。溝部を形
成するために化学エツチング、プラズマ・エツチ
ングもしくは反応性イオン・エツチング技法を用
いて単結晶シリコンをエツチングすることができ
る。好ましい方法は、窒化シリコン層２６、多結
晶シリコン層２４及び二酸化シリコン層２２のエ
ツチングに用いる四弗化炭素CF4の様な弗化ガス
内で反応性イオン・エツチングを継続させること
である。
典型例として溝部４０はＰ＋領域１４まで完全
に達していない。これは、次の酸化プロセスにお
いてＰ＋領域１４に達するまで二酸化シリコン誘
電領域を形成する際に溝部の底部においてシリコ
ンが消費されるからである。第１図ないし第３図
のプロセスに関連して述べた酸化プロセスによつ
てこの全ROX分離の実施例の第５図に示す構造
体をうる。誘電分離領域４２は分離構造体を完成
すべくＰ＋領域１４まで伸びている。
第５図において、バーズ・ヘツド（鳥の頭状
部）及びバーズ・ビークを呈する構造体を容易に
見出す事ができる。バーズ・ヘツドの高さを44で
示し、バーズ・ビークの長さを46で示す。バー
ズ・ヘツドはシリコンの酸化の間に生じる体積膨
脹の結果である。この体積膨脹はシリコン内への
成長中の酸化物界面の移動と全く反対である。底
部からの体積膨脹は上方向であり、側部からの体
積膨脹は横方向である。両者の体積膨脹は酸化の
端部においては同じ空間内へと進み、酸化物分離
領域の周辺において酸化物の盛り上がりを生じ
る。
ビークの長さ46はこの構造体においては従来技
術の構造体の場合よりも相当短く、多結晶シリコ
ンの下のエピタキシヤル層２０に問題となる欠陥
を生じないことに注目されたい。
例 １ 上記のプロセスを用いて８個のＰ−基板に
ROX分離構造体を形成した。そのうち４個の基
板は100nｍの窒化シリコン、100nｍの多結晶シ
リコン及び10nｍの二酸化シリコンの積層マスク
を用いた。残りの４個の基板は100nｍの窒化シ
リコン及び100nｍの多結晶シリコン（下層の二
酸化シリコン層は用いず）のマスク積層体を用い
た。ROX分離は、厚さ1.0μｍに形成し、単結晶
シリコンと同平面であつた。窒化シリコン層の除
去後、化学エツチング及び熱酸化の組合せを用い
て多結晶シリコン層を除去した。これら８個のウ
エハについて、緩衝弗化水素液にて二酸化シリコ
ン層を全て除去し、酢酸−硝酸−弗化水素酸−三
酸化クロム−硝酸カリウムの水溶液からなる欠陥
描画エツチング液で処理することによつて欠陥密
度のテストを行なつた。３層全部を有するマスク
層を用いた４個のウエハの場合、１×10-5欠陥／
mil2（mil2は645μ2以下同じ）のオーダーの低い欠
陥密度であつたが、多結晶シリコンと単結晶のシ
リコンの間に薄い二酸化シリコンを用いない４個
のウエハの場合、単結晶シリコン領域に平均２欠
陥／mil2の高欠陥密度であつた。これは全く不満
足な値といわねばならない。
例 ２ ROX分離−金属半導体ダイオード・テスト構
造体を、窒化シリコン／多結晶シリコン／二酸化
シリコン・マスク構造体の考察のために使用し
た。この簡単な２レベル・テスト構造体は
100mil2のデバイス面積を有するダイオードを画
成するROX分離を有した。＜100＞結晶方位及び
10−20Ω／cmのＰ−材の単結晶シリコン・ウエハ
上に３ないし６ナノメータの二酸化シリコン、50
ないし150ナノメータの多結晶シリコン及び50な
いし150ナノメータの窒化シリコンを付着した。
ダイオードのパターンが形成され、四弗化炭素の
反応性イオン・エツチングによつてシリコンに凹
部を設けた。蒸気＋O2の雰囲気を用いる傾斜酸
化炉において1000℃で１ミクロンの厚さの全
ROX分離フイルムを成長させた。二酸化シリコ
ン層をドライ02雰囲気にして800℃で形成し、650
℃において反応物質としてシランを用いて低圧化
学蒸着（LPCVD）多結晶シリコン層を形成し、
900℃において反応物質としてSiHCl2及びNH3を
用いてLPCVDによつて窒化シリコンを付着し
た。
次に熱いリン酸を用いて窒化シリコン層を除去
した。多結晶シリコン層を完全に酸化するために
160ナノメータの熱酸化が行なわれた。80KeVで
８×1015cm-2のヒ素イオンを注入することによつ
て及び1000℃、120分間の窒素アニールを行なう
事によつて、0.5ミクロンの接合深さのＮ領域が
できた。ダイオードのための接点を画成するため
にアルミニウムの蒸着及びサブ・エツチングを行
なつた。
バーズ・ビーク測定の結果を走査顕微鏡でとつ
たマイクログラフによつて得た。第５図に示す様
に窒化シリコンの端部からビークの先端までのビ
ーク長さを測定した。バーズ・ヘツド部の高さは
第５図に示す様にヘツドの上部からマスク−基板
インターフエースまでを測定した。第７図はいく
つかの多結晶シリコン（POLY Si）厚さについ
て、二酸化シリコン（SiO2）層の厚さの関数と
してビークの長さを示す。示されるデータは100
ナノメータの窒化シリコンを用いたウエハについ
て得たものである。200ナノメータの窒化シリコ
ンを用いたウエハの場合の結果は実質的に異なら
ないので、示さなかつた。バーズ・ビーク長は３
ないし５ナノメータの領域においては二酸化シリ
コンの厚さは相対的に敏感でない事が分かる。こ
れらの測定値は窒化シリコン／多結晶シリコン／
二酸化シリコンのマスクが、マスクとして二酸化
シリコンの上に窒化シリコンを設けたものを用い
る従来のプロセスの場合と比べて相当バーズ・ビ
ークを減じることを示している。５ナノメータも
しくはこれ以下の二酸化シリコン・フイルムを用
いる場合、バーズ・ビークはおよそ0.5マイクロ
メータ長である。比較のため、100ナノメータの
窒化シリコン／160ナノメータの二酸化シリコン
からなるマスクを用いたウエハにおいては、1.4
マイクロメータ長もの長いバーズ・ビークが呈せ
られた。このビーク寸法の縮小によつて、分離領
域の寸法を約1.8マイクロメータ減じることが可
能となり、よつてデバイス密度を相当改良するこ
とが可能となる。
第８図及び第９図に示す様にROX分離逆バイ
アス・ダイオードのリーク測定の結果、３ないし
18ボルトの範囲（３ボルトの間隔で測定）で低い
レベルのリーク電流が呈せられた。30個の
100mil2の面積のダイオードを各ウエハについて
テストした。その結果を、各電圧について特定の
範囲のリーク電流（１×10-8アンペアより小）に
おさまるテストしたタイオードの百分率値に変換
するためにコンピユータ・プログラムを用いた。
第８図及び第９図は窒化シリコン（Si3N4）／多
結晶シリコン／二酸化シリコン（SiO2）を用い
たもの及び窒化シリコン／二酸化シリコンのマス
クを用いた制御用ウエハについての上記の百分率
値対電圧のプロツトを示す。第８図において、窒
化シリコン／多結晶シリコン／二酸化シリコンを
用いるウエハは50ナノメータ（ｎｍ）の窒化シリ
コン、50ナノメータの多結晶シリコン並びに３、
４及び５ナノメータの二酸化シリコンを有する
ROX分離マスクを有した。破線のグラフは制御
用ウエハ（ROX分離マスクのために100ナノメー
タの窒化シリコン（Si3N4）及び160ナノメータ
の二酸化シリコンを有する）の場合である。３ナ
ノメータの二酸化シリコンを用いるサンプルでは
百分率値における減少がみられるが多分これは薄
い二酸化シリコンが多結晶シリコン層のエピタキ
シヤル再成長を完全には阻止できないことによる
ものであろう。第９図は100ナノメータの窒化シ
リコン層を用いた同様の窒化シリコン／多結晶シ
リコン／二酸化シリコンを用いたウエハについて
の結果を示す。100ナノメータの厚さの窒化シリ
コンを用いるウエハについて百分率値が低いのは
多分50ナノメータの多結晶シリコン層が増大した
窒化シリコンの応力を緩衝しえないからであろ
う。結果として示されることは制御用マスクを用
いたウエハ及び50ナノメータの窒化シリコン／50
ナノメータの多結晶シリコン／４もしくは５ナノ
メータの二酸化シリコン・マスクを用いたウエハ
に見られるリークの量の差が少ないかあるいは全
くない事である。
本明細書において特定のバイポーラ・トランジ
スタについて説明したが、その様な特定のタイプ
にとらわれることなく、例えば電界効果トランジ
スタについても本発明を適当しうることはいうま
でもないことである。
【図面の簡単な説明】
第１図ないし第３図は本発明の第１実施例を示
す図、第４図ないし第６図は本発明の第２の実施
例を示す図、第７図はバーズ・ビークの長さ対二
酸化シリコン層の厚さを示すグラフ図、第８図及
び第９図はいくつかの電圧において１×10-8アン
ペアより低いリークを呈するシリコン・ダイオー
ドの数／ウエハの百分率を示すグラフである。 １０……Ｐ−型基板、１２……サブコレクタＮ
＋拡散部、１４……Ｐ＋分離拡散部、２０……エ
ピタキシヤルＮ層、２２……二酸化シリコン層、
２４……多結晶シリコン層、２６……窒化シリコ
ン層、２８……レジスト層、３０……半ROXパ
ターン、３２……バーズ・ビーク。

Claims (1)

  1. 【特許請求の範囲】 １ (イ) 単結晶シリコン半導体本体上に２ないし
    10ナノメータの厚さを有する二酸化シリコン、
    多結晶シリコン及び窒化シリコンをこの順に設
    けて積層体を形成し、 (ロ) 上記半導体本体の酸化物分離パターンを形成
    すべき領域に対応する位置において上記積層体
    に開孔パターンを形成し、 (ハ) 酸化物分離パターンが上記半導体本体内の所
    定の深さに達するまで、上記開孔において上記
    半導体本体を酸化する工程を含む、 集積回路の製造方法。
JP58137952A 1982-12-20 1983-07-29 集積回路の製造方法 Granted JPS59115538A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US450883 1982-12-20
US06/450,883 US4508757A (en) 1982-12-20 1982-12-20 Method of manufacturing a minimum bird's beak recessed oxide isolation structure

Publications (2)

Publication Number Publication Date
JPS59115538A JPS59115538A (ja) 1984-07-04
JPS6323656B2 true JPS6323656B2 (ja) 1988-05-17

Family

ID=23789903

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01156418U (ja) * 1988-04-21 1989-10-27

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2579828A1 (fr) * 1985-03-29 1986-10-03 Thomson Csf Procede d'oxydation localisee pour l'obtention d'oxyde epais
US4654269A (en) * 1985-06-21 1987-03-31 Fairchild Camera & Instrument Corp. Stress relieved intermediate insulating layer for multilayer metalization
US4630356A (en) * 1985-09-19 1986-12-23 International Business Machines Corporation Method of forming recessed oxide isolation with reduced steepness of the birds' neck
JPS62235776A (ja) * 1986-04-04 1987-10-15 Mitsubishi Electric Corp 半導体集積回路装置の製造方法
US4842675A (en) * 1986-07-07 1989-06-27 Texas Instruments Incorporated Integrated circuit isolation process
US4892614A (en) * 1986-07-07 1990-01-09 Texas Instruments Incorporated Integrated circuit isolation process
US5149669A (en) * 1987-03-06 1992-09-22 Seiko Instruments Inc. Method of forming an isolation region in a semiconductor device
US5369051A (en) * 1988-09-15 1994-11-29 Texas Instruments Incorporated Sidewall-sealed poly-buffered LOCOS isolation
JPH02132830A (ja) * 1988-11-14 1990-05-22 Sony Corp 選択酸化方法
US4897364A (en) * 1989-02-27 1990-01-30 Motorola, Inc. Method for locos isolation using a framed oxidation mask and a polysilicon buffer layer
US5248350A (en) * 1990-11-30 1993-09-28 Ncr Corporation Structure for improving gate oxide integrity for a semiconductor formed by a recessed sealed sidewall field oxidation process
US5192707A (en) * 1991-07-31 1993-03-09 Sgs-Thomson Microelectronics, Inc. Method of forming isolated regions of oxide
KR940003070A (ko) * 1992-07-10 1994-02-19 문정환 반도체소자의 단위소자간 격리방법
KR950004972B1 (ko) * 1992-10-13 1995-05-16 현대전자산업주식회사 반도체 장치의 필드산화막 형성 방법
DE69434736D1 (de) * 1993-08-31 2006-06-22 St Microelectronics Inc Isolationsstruktur und Verfahren zur Herstellung
US5927992A (en) * 1993-12-22 1999-07-27 Stmicroelectronics, Inc. Method of forming a dielectric in an integrated circuit
US5543343A (en) * 1993-12-22 1996-08-06 Sgs-Thomson Microelectronics, Inc. Method fabricating an integrated circuit
US5449638A (en) * 1994-06-06 1995-09-12 United Microelectronics Corporation Process on thickness control for silicon-on-insulator technology
US5432118A (en) * 1994-06-28 1995-07-11 Motorola, Inc. Process for forming field isolation
US5747357A (en) 1995-09-27 1998-05-05 Mosel Vitelic, Inc. Modified poly-buffered isolation
US5972776A (en) * 1995-12-22 1999-10-26 Stmicroelectronics, Inc. Method of forming a planar isolation structure in an integrated circuit
US5834360A (en) * 1996-07-31 1998-11-10 Stmicroelectronics, Inc. Method of forming an improved planar isolation structure in an integrated circuit
US6472244B1 (en) * 1996-07-31 2002-10-29 Sgs-Thomson Microelectronics S.R.L. Manufacturing method and integrated microstructures of semiconductor material and integrated piezoresistive pressure sensor having a diaphragm of polycrystalline semiconductor material
US5843322A (en) * 1996-12-23 1998-12-01 Memc Electronic Materials, Inc. Process for etching N, P, N+ and P+ type slugs and wafers
JPH10199875A (ja) 1997-01-10 1998-07-31 Nec Corp 半導体装置の製造方法
US6306727B1 (en) 1997-08-18 2001-10-23 Micron Technology, Inc. Advanced isolation process for large memory arrays
US5856003A (en) * 1997-11-17 1999-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming pseudo buried layer for sub-micron bipolar or BiCMOS device
TW480643B (en) * 2001-03-20 2002-03-21 Mosel Vitelic Inc Method for detecting metal on silicon chip by implantation of arsenic ions
US7518182B2 (en) 2004-07-20 2009-04-14 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
US7247570B2 (en) 2004-08-19 2007-07-24 Micron Technology, Inc. Silicon pillars for vertical transistors
US7285812B2 (en) * 2004-09-02 2007-10-23 Micron Technology, Inc. Vertical transistors
US7199419B2 (en) * 2004-12-13 2007-04-03 Micron Technology, Inc. Memory structure for reduced floating body effect
US7229895B2 (en) * 2005-01-14 2007-06-12 Micron Technology, Inc Memory array buried digit line
US7371627B1 (en) * 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US7120046B1 (en) * 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7381631B2 (en) 2005-07-05 2008-06-03 Hewlett-Packard Development Company, L.P. Use of expanding material oxides for nano-fabrication
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7768051B2 (en) * 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US9401363B2 (en) 2011-08-23 2016-07-26 Micron Technology, Inc. Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices
KR102211607B1 (ko) * 2013-03-28 2021-02-02 미쓰비시 마테리알 가부시키가이샤 실리콘 부재 및 실리콘 부재의 제조 방법
US10163679B1 (en) * 2017-05-31 2018-12-25 Globalfoundries Inc. Shallow trench isolation formation without planarization

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL153374B (nl) * 1966-10-05 1977-05-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting voorzien van een oxydelaag en halfgeleiderinrichting vervaardigd volgens de werkwijze.
US3534234A (en) * 1966-12-15 1970-10-13 Texas Instruments Inc Modified planar process for making semiconductor devices having ultrafine mesa type geometry
US3648125A (en) * 1971-02-02 1972-03-07 Fairchild Camera Instr Co Method of fabricating integrated circuits with oxidized isolation and the resulting structure
NL7204741A (ja) * 1972-04-08 1973-10-10
JPS51142982A (en) * 1975-05-05 1976-12-08 Intel Corp Method of producing single crystal silicon ic
JPS547882A (en) * 1977-06-21 1979-01-20 Fujitsu Ltd Manufacture for semiconductor device
US4373248A (en) * 1978-07-12 1983-02-15 Texas Instruments Incorporated Method of making high density semiconductor device such as floating gate electrically programmable ROM or the like
US4307180A (en) * 1980-08-22 1981-12-22 International Business Machines Corp. Process of forming recessed dielectric regions in a monocrystalline silicon substrate
US4419142A (en) * 1980-10-24 1983-12-06 Tokyo Shibaura Denki Kabushiki Kaisha Method of forming dielectric isolation of device regions
EP0051534B1 (en) * 1980-10-29 1986-05-14 FAIRCHILD CAMERA & INSTRUMENT CORPORATION A method of fabricating a self-aligned integrated circuit structure using differential oxide growth
JPS5840839A (ja) * 1981-09-04 1983-03-09 Toshiba Corp 半導体装置の製造方法
JPS5994843A (ja) * 1982-11-24 1984-05-31 Toshiba Corp 半導体装置の製造方法
US4407696A (en) * 1982-12-27 1983-10-04 Mostek Corporation Fabrication of isolation oxidation for MOS circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01156418U (ja) * 1988-04-21 1989-10-27

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Publication number Publication date
EP0111774B1 (en) 1987-08-05
EP0111774A1 (en) 1984-06-27
US4508757A (en) 1985-04-02
JPS59115538A (ja) 1984-07-04
DE3372893D1 (en) 1987-09-10

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