JPS63240109A - 差動増幅器 - Google Patents
差動増幅器Info
- Publication number
- JPS63240109A JPS63240109A JP62071881A JP7188187A JPS63240109A JP S63240109 A JPS63240109 A JP S63240109A JP 62071881 A JP62071881 A JP 62071881A JP 7188187 A JP7188187 A JP 7188187A JP S63240109 A JPS63240109 A JP S63240109A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- input
- current
- fet
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的１
（産業上の利用分野）
この発明は、ダイナミックレンジの広い差動増幅器に１
５Ｑする。
５Ｑする。
（従来の技術）
従来の差動増幅器としては例えば第６図に示すようなも
のがある。これは、特開昭６０−９０４０７に開示され
詳しい説明があるが、ここで、第６図を用いてその概略
を説明する。
のがある。これは、特開昭６０−９０４０７に開示され
詳しい説明があるが、ここで、第６図を用いてその概略
を説明する。
第６図は差動増幅器の構成を示す回路図である。
同図において、差動対をなすＮＰＮ型の入力トランジス
タＱｓ 、Ｑ２は、各々のベース端子が入力端子１，２
に対応して接続され、各々のエミッタ端子を直列に接続
された抵抗Ｒ＋ 、Ｒ２を介して相互に接続されており
、抵抗Ｒ＋ 、Ｒ２の接続点が定電流源Ｉを介してグラ
ンド（ＧＮＤ）に接続されている。さらに、入力トラン
ジスタＱ１゜Ｑ２の各々のコレクタ端子は、各々対応し
た抵抗Ｒ５，Ｒｅを介して？ｔｉｆｆｌＶｃｃを接続さ
れているとともに、各々対応してベース端子がバイアス
電源ＶＢに接続されたＰＮＰ型のトランジスタＱ５ 。
タＱｓ 、Ｑ２は、各々のベース端子が入力端子１，２
に対応して接続され、各々のエミッタ端子を直列に接続
された抵抗Ｒ＋ 、Ｒ２を介して相互に接続されており
、抵抗Ｒ＋ 、Ｒ２の接続点が定電流源Ｉを介してグラ
ンド（ＧＮＤ）に接続されている。さらに、入力トラン
ジスタＱ１゜Ｑ２の各々のコレクタ端子は、各々対応し
た抵抗Ｒ５，Ｒｅを介して？ｔｉｆｆｌＶｃｃを接続さ
れているとともに、各々対応してベース端子がバイアス
電源ＶＢに接続されたＰＮＰ型のトランジスタＱ５ 。
Ｑｓのエミッタ端子に接続されている。トランジスタＱ
５ 、Ｑａは、各々のコレクタ端子がトランジスタＱｓ
、Ｑｅの負荷となるカレントミラー回路６０に接続さ
れ、トランジスタＱ５のコレクタ端子は出力端子６１に
接続されている。
５ 、Ｑａは、各々のコレクタ端子がトランジスタＱｓ
、Ｑｅの負荷となるカレントミラー回路６０に接続さ
れ、トランジスタＱ５のコレクタ端子は出力端子６１に
接続されている。
カレントミラー回路６０は、ベース端子とコレクタ端子
がともに接続されてトランジスタＱ５のコレクタ端子に
接続されているＮＰＮ型のトランジスタＱａ ＋ と、
ベース端子がトランジスタＱｓ ＋ のベース端子に接
続され、コレクタ端子がトランジスタＱ６のコレクタ端
子に接続されたトランジスタＱ７と、各々のトランジス
タＱ６１゜Ｑａ２のエミッタ端子に対応してグランドと
の間に接続された抵抗Ｒｅ ＋ 、Ｒ６２とから構成さ
れている。
がともに接続されてトランジスタＱ５のコレクタ端子に
接続されているＮＰＮ型のトランジスタＱａ ＋ と、
ベース端子がトランジスタＱｓ ＋ のベース端子に接
続され、コレクタ端子がトランジスタＱ６のコレクタ端
子に接続されたトランジスタＱ７と、各々のトランジス
タＱ６１゜Ｑａ２のエミッタ端子に対応してグランドと
の間に接続された抵抗Ｒｅ ＋ 、Ｒ６２とから構成さ
れている。
このような構成にあっては、入力端子１．２間に与えら
れる差動入力信号ＳｉによってトランジスタＱｓ 、Ｑ
ｓを流れる電流が制御される。すなわち、入力端子１の
電位が入力端子２の電位よりも高い場合には、トランジ
スタＱ２のコレクタ電流はトランジスタＱ１のコレクタ
電流よりも小さくなるが、抵抗Ｒｅ 、Ｒｓを流れる電
流は一定であるため、トランジスタＱ６のコレクタ電流
はトランジスタＱ５のコレクタ電流よりも大きくなる。
れる差動入力信号ＳｉによってトランジスタＱｓ 、Ｑ
ｓを流れる電流が制御される。すなわち、入力端子１の
電位が入力端子２の電位よりも高い場合には、トランジ
スタＱ２のコレクタ電流はトランジスタＱ１のコレクタ
電流よりも小さくなるが、抵抗Ｒｅ 、Ｒｓを流れる電
流は一定であるため、トランジスタＱ６のコレクタ電流
はトランジスタＱ５のコレクタ電流よりも大きくなる。
これにより、出力端子６１に電流が流れ出力信号Ｓｏの
電位は上昇する。
電位は上昇する。
このような場合に、トランジスタＱｓ 、Ｑａを飽和さ
せないようにすると、出力信号Ｓｏの電位は、Ｖｓまで
しか上昇しないことになる。
せないようにすると、出力信号Ｓｏの電位は、Ｖｓまで
しか上昇しないことになる。
一方、入力端子１の電位が入力端子２の電位よりも低い
場合には、上記とは逆になり、トランジスタＱｅのコレ
クタ電流はトランジスタＱ５のコレクタ電流よりも小さ
くなる。これにより、出力端子６１からトランジスタＱ
ｌ１２に電流が流れ込み、出力信号Ｓｏの電位は下降す
る。
場合には、上記とは逆になり、トランジスタＱｅのコレ
クタ電流はトランジスタＱ５のコレクタ電流よりも小さ
くなる。これにより、出力端子６１からトランジスタＱ
ｌ１２に電流が流れ込み、出力信号Ｓｏの電位は下降す
る。
このような場合に、トランジスタＱｓ 、Ｑｅを飽和さ
せないようにすると、出力信号Ｓ Ｏの電位は、ＶＢＥ
８２（ここで、Ｖ８Ｅ６２はトランジスタＱ８２のベー
ス・エミッタ間電圧とする）のレベルまでしか下降しな
いことになる。
せないようにすると、出力信号Ｓ Ｏの電位は、ＶＢＥ
８２（ここで、Ｖ８Ｅ６２はトランジスタＱ８２のベー
ス・エミッタ間電圧とする）のレベルまでしか下降しな
いことになる。
また、高速動作を行なうために、入力トランジスタＱ＋
、Ｑ２を飽和させないようにするためには、入力信号
のレベルが（ＶＣＣ−Ｖｅ）及び（ＶＯＣ−Ｖｙ）（こ
こで、ＶＢ 、Ｖ７は各々抵抗Ｒｅ 、Ｒｙの電圧降下
とする）で制限される。
、Ｑ２を飽和させないようにするためには、入力信号
のレベルが（ＶＣＣ−Ｖｅ）及び（ＶＯＣ−Ｖｙ）（こ
こで、ＶＢ 、Ｖ７は各々抵抗Ｒｅ 、Ｒｙの電圧降下
とする）で制限される。
さらに、入力トランジスタＱ１．Ｑ２がバイポーラトラ
ンジスタで構成されているため、各々の入力トランジス
タＱ１．Ｑ２のベース電流が入力電流として必要となる
。
ンジスタで構成されているため、各々の入力トランジス
タＱ１．Ｑ２のベース電流が入力電流として必要となる
。
（発明が解決しようとする問題点）
以上説明したように、第６図に示す回路構成にあって、
各々のトランジスタを飽和させないようにして高速動作
を行なうためには、出力信ＱＳＯのレベルは、その上限
が（■ｃｃ−Ｖｓ 、 ｙ ）すなわち（ＶＢ ＋Ｖ８
Ｅ ６ ）となり、その下限がＶＢＥ６２となる。し
たがって、出力のダイナミックレンジが狭く、出力信号
ＳｏのハイレベルにＶＣＣのレベルが要求される場合、
あるいは、出力信号Ｓｏのロウレベルにグランドレベル
が要求される場合には、第７図に示す回路は用いること
ができるという問題があった。
各々のトランジスタを飽和させないようにして高速動作
を行なうためには、出力信ＱＳＯのレベルは、その上限
が（■ｃｃ−Ｖｓ 、 ｙ ）すなわち（ＶＢ ＋Ｖ８
Ｅ ６ ）となり、その下限がＶＢＥ６２となる。し
たがって、出力のダイナミックレンジが狭く、出力信号
ＳｏのハイレベルにＶＣＣのレベルが要求される場合、
あるいは、出力信号Ｓｏのロウレベルにグランドレベル
が要求される場合には、第７図に示す回路は用いること
ができるという問題があった。
また、入力トランジスタＱ＋ 、Ｑ２がバイポーラトラ
ンジスタで構成されているために、ベース電流が入力電
流として必要であった。このため、この入力電流を各々
の入力端子１．２に供給するために、比較的駆動能力の
高い駆動回路が必要になっていた。
ンジスタで構成されているために、ベース電流が入力電
流として必要であった。このため、この入力電流を各々
の入力端子１．２に供給するために、比較的駆動能力の
高い駆動回路が必要になっていた。
さらに、入力トランジスタＱ＋ 、Ｑ２を飽和させない
ようにして高速動作を行なうためには、各々の入力端子
１，２に与えられる入力信号のレベルが（Ｖｃｃ−Ｖｅ
） アロイｕ （Ｖｃｃ−Ｖｙ ） （７）Ｌ／ベベ
ル制限され、入力のダイナミックレンジが狭くなってい
た。
ようにして高速動作を行なうためには、各々の入力端子
１，２に与えられる入力信号のレベルが（Ｖｃｃ−Ｖｅ
） アロイｕ （Ｖｃｃ−Ｖｙ ） （７）Ｌ／ベベ
ル制限され、入力のダイナミックレンジが狭くなってい
た。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、構成を大型化することなく
、極めて少ない入力電流で高速に動作し、広いダイナミ
ックレンジ及び広帯域特性を有する差動増幅器を提供す
ることにある。
、その目的とするところは、構成を大型化することなく
、極めて少ない入力電流で高速に動作し、広いダイナミ
ックレンジ及び広帯域特性を有する差動増幅器を提供す
ることにある。
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するために、この第１の発明は、各々の
ゲート端子間に差動入力信号が与えられ、各々のソース
端子が相互に接続されて接続点が定電流源を介して第１
の電源に接続され、各々のドレイン端子が各々対応した
抵抗あるいは定電流源を介して第２の電源に接続されて
、差動対をなす１組の第１導電型の入力ＦＥＴ（１：界
効果トランジスタ）と、各々のベース端子がバイアス電
源に接続され、各々のエミッタ端子が各々対応して前記
入力ＦＥＴのトレイン端子に接続され、一方のコレクタ
端子が出力端子に接続された１組のバイポーラトランジ
スタと、第１導電型のＦＥＴからなり、前記バイポーラ
トランジスタの各コレクタ端子と前記第１１１源との間
に接続されたカレントミラー回路とから構成される。
ゲート端子間に差動入力信号が与えられ、各々のソース
端子が相互に接続されて接続点が定電流源を介して第１
の電源に接続され、各々のドレイン端子が各々対応した
抵抗あるいは定電流源を介して第２の電源に接続されて
、差動対をなす１組の第１導電型の入力ＦＥＴ（１：界
効果トランジスタ）と、各々のベース端子がバイアス電
源に接続され、各々のエミッタ端子が各々対応して前記
入力ＦＥＴのトレイン端子に接続され、一方のコレクタ
端子が出力端子に接続された１組のバイポーラトランジ
スタと、第１導電型のＦＥＴからなり、前記バイポーラ
トランジスタの各コレクタ端子と前記第１１１源との間
に接続されたカレントミラー回路とから構成される。
さらに、この第２の発明は、各々のゲート端子間に差動
入力信号が与えられ、各々のソース端子が相互に接続さ
れて接続点が定電流源を介して爾１の電源に接続されて
、差動対をなす１組の第１１Ｉ型の入力ＦＥＴ （電界
効果トランジスタ）と、各々のベース端子が第１のバイ
アス電源に接続され、各々のエミッタ端子が各々対応し
て前記入力ＦＥＴのドレイン端子に接続され、各々のコ
レクタ端子が各々対応した抵抗あるいは定電流源を介し
て第２の電源に接続された１組のバイポーラトランジス
タと、各々のゲート端子が第２のバイアス電源に接続さ
れ、各々のソース端子が各々対応した前記バイポーラト
ランジスタのコレクタ端子に接続され、一方のドレイン
端子が出力端子に接続された１組の第２導電型のＦＥＴ
と、第１導電型のＦＥＴからなり、前記第２導電型ＦＥ
Ｔの各ドレイン端子と前記第１の電源との間に接続され
たカレントミラー回路とから構成される。
入力信号が与えられ、各々のソース端子が相互に接続さ
れて接続点が定電流源を介して爾１の電源に接続されて
、差動対をなす１組の第１１Ｉ型の入力ＦＥＴ （電界
効果トランジスタ）と、各々のベース端子が第１のバイ
アス電源に接続され、各々のエミッタ端子が各々対応し
て前記入力ＦＥＴのドレイン端子に接続され、各々のコ
レクタ端子が各々対応した抵抗あるいは定電流源を介し
て第２の電源に接続された１組のバイポーラトランジス
タと、各々のゲート端子が第２のバイアス電源に接続さ
れ、各々のソース端子が各々対応した前記バイポーラト
ランジスタのコレクタ端子に接続され、一方のドレイン
端子が出力端子に接続された１組の第２導電型のＦＥＴ
と、第１導電型のＦＥＴからなり、前記第２導電型ＦＥ
Ｔの各ドレイン端子と前記第１の電源との間に接続され
たカレントミラー回路とから構成される。
（作用）
この第１及び第２の発明の差動増幅器においては、差動
入力信号に応じて差動対をなす各々の入力ＦＥＴを流れ
る電流を１１ｍすることによって、出力端子とＦＥＴか
らなるカレントミラー回路間の入出力電流を制御して、
差動入力信号の増幅を行なっている。
入力信号に応じて差動対をなす各々の入力ＦＥＴを流れ
る電流を１１ｍすることによって、出力端子とＦＥＴか
らなるカレントミラー回路間の入出力電流を制御して、
差動入力信号の増幅を行なっている。
（実施例）
以下図面を用いてこの発明の詳細な説明する。
第１図はこの発明の第１の実施例に係る差動増幅器の構
成を示す回路図である。同図に示す差動増幅器は、第６
図に示した差動増幅器に対して、入力段のトランジスタ
及びカレントミラー回路６０をＮチャ・ンネルのＦＥＴ
（Ｉ界効果トランジスタ）で構成したものである。なお
、第１図において、第６図と同符号のものは同−ｍ能を
有するものとする。
成を示す回路図である。同図に示す差動増幅器は、第６
図に示した差動増幅器に対して、入力段のトランジスタ
及びカレントミラー回路６０をＮチャ・ンネルのＦＥＴ
（Ｉ界効果トランジスタ）で構成したものである。なお
、第１図において、第６図と同符号のものは同−ｍ能を
有するものとする。
第１図において、差動対をなすＮチャンネルの入力ＦＥ
ＴＮ＋ 、Ｎ２は、各々のゲート端子が入力端子１．２
に対応して接続され、各々のソース端子が相互接続され
て、その接続点が定電流源Ｉを介してグランドに接続さ
れている。さらに、入力ＦＥＴＮ＋ 、Ｎ２の各々のド
レイン端子は、各々対応する抵抗Ｒｓ 、Ｒａを介して
電源ＶＣＣに接続されているとともに、各々対応してベ
ース端子がバイアス電源ｖ８に接続されているトランジ
スタＱ５ 、Ｑｅのエミッタ端子に接続されている。
ＴＮ＋ 、Ｎ２は、各々のゲート端子が入力端子１．２
に対応して接続され、各々のソース端子が相互接続され
て、その接続点が定電流源Ｉを介してグランドに接続さ
れている。さらに、入力ＦＥＴＮ＋ 、Ｎ２の各々のド
レイン端子は、各々対応する抵抗Ｒｓ 、Ｒａを介して
電源ＶＣＣに接続されているとともに、各々対応してベ
ース端子がバイアス電源ｖ８に接続されているトランジ
スタＱ５ 、Ｑｅのエミッタ端子に接続されている。
トランジスタＱｓ 、Ｑａは、各々のコレクタ端子がト
ランジスタＱ５ 、Ｑａの負荷となるカレントミラー回
路１１に接続されており、トランジスタＱ５のコレクタ
端子は出力端子６１に接続されている。
ランジスタＱ５ 、Ｑａの負荷となるカレントミラー回
路１１に接続されており、トランジスタＱ５のコレクタ
端子は出力端子６１に接続されている。
カレントミラー回路１１は、ＮチャンネルのＦＥＴＮｅ
、Ｎｏからなり、ＦＥＴＮ３ 、Ｎ８は、各々ゲート
端子が相互接続され、各々のソース端子が接地されてお
り、ＦＥＴＮ３のドレイン端子はＦＥＴＮ５のゲート端
子に接続されているとともにトランジスタＱ５のコレク
タ端子に接続され、ＦＥＴＮｅのドレイン端子はトラン
ジスタＱ６のコレクタ端子に接続されている。
、Ｎｏからなり、ＦＥＴＮ３ 、Ｎ８は、各々ゲート
端子が相互接続され、各々のソース端子が接地されてお
り、ＦＥＴＮ３のドレイン端子はＦＥＴＮ５のゲート端
子に接続されているとともにトランジスタＱ５のコレク
タ端子に接続され、ＦＥＴＮｅのドレイン端子はトラン
ジスタＱ６のコレクタ端子に接続されている。
このような構成において、入力端子１の電位が入力端子
２の電位よりも高い場合には、ＦＥＴＮ２のドレイン電
流はＦＥＴＮ＋ のドレイン電流ｆ流より゛も小さくな
るが、抵抗Ｒ５，Ｒｅを流れる電流は一定（その大きさ
はバイアス電源■８によって調整可能である）であるの
で、トランジスタＱ６のコレクタ電流はトランジスタＱ
５のコレクタ電流よりも大きくなる。したがって、Ｆ
Ｅ Ｔｆ’Ｊ＋ 、Ｎｓの各々のドレイン電流は等しい
ので、トランジスタＱ６のコレクタ電流の一部は出力端
子６１に流れ込み、出力電位は上昇する。
２の電位よりも高い場合には、ＦＥＴＮ２のドレイン電
流はＦＥＴＮ＋ のドレイン電流ｆ流より゛も小さくな
るが、抵抗Ｒ５，Ｒｅを流れる電流は一定（その大きさ
はバイアス電源■８によって調整可能である）であるの
で、トランジスタＱ６のコレクタ電流はトランジスタＱ
５のコレクタ電流よりも大きくなる。したがって、Ｆ
Ｅ Ｔｆ’Ｊ＋ 、Ｎｓの各々のドレイン電流は等しい
ので、トランジスタＱ６のコレクタ電流の一部は出力端
子６１に流れ込み、出力電位は上昇する。
一方、入ノコ端子１の電位が入力端子２の電位よりも小
さい場合には、上記とは逆になり、入力ＦＥＴＮＩのド
レイン電流は、入力ＦＥＴＮ２のドレイン電流よりも小
さくなり、トランジスタＱ６のコレクタ電流よりも大き
くなる。これにより、出力端子６１からＦＥＴＮｅを介
してグランドに電流が流れ込む。したがって、第２図に
示すように、出力端子６１の電位はグランドレベルまで
下降することになる。
さい場合には、上記とは逆になり、入力ＦＥＴＮＩのド
レイン電流は、入力ＦＥＴＮ２のドレイン電流よりも小
さくなり、トランジスタＱ６のコレクタ電流よりも大き
くなる。これにより、出力端子６１からＦＥＴＮｅを介
してグランドに電流が流れ込む。したがって、第２図に
示すように、出力端子６１の電位はグランドレベルまで
下降することになる。
このように、出力信号ＳＯのロウレベルはグランドレベ
ルまで達することになり、ロウレベル側のダイナミック
レンジが広がり、さらには、出力信号Ｓｏのロウレベル
にグランドレベルが要求される場合に対応することがで
きるようになる。
ルまで達することになり、ロウレベル側のダイナミック
レンジが広がり、さらには、出力信号Ｓｏのロウレベル
にグランドレベルが要求される場合に対応することがで
きるようになる。
また、入力段をＦＥＴＮ＋ 、Ｎ２で構成しているので
、各々の入力端子１．２に与えられる各々の入力信号の
上限レベルが、第６図に示した従来の差動増幅器のよう
に、（ＶＣＣ−Ｖｅ ）及び（Ｖｃｃ−Ｖｙ）でυ１限
されることはなく、入力のダイナミックレンジを広げる
ことができる。
、各々の入力端子１．２に与えられる各々の入力信号の
上限レベルが、第６図に示した従来の差動増幅器のよう
に、（ＶＣＣ−Ｖｅ ）及び（Ｖｃｃ−Ｖｙ）でυ１限
されることはなく、入力のダイナミックレンジを広げる
ことができる。
さらに、入力１！流すなわちＦＥＴＮ＋ 、Ｎ２のゲー
ト端子に流れる電流は、バイポーラトランジスタのベー
ス電源に比べて極めて少ないので、入力インピーダンス
を大幅に高くすることができ、電流駆動能力が小さい回
路にあってもζ入力ＦＥＴＮ＋ 、Ｎ２を動作させる入
力信号を与えることができるようになる。
ト端子に流れる電流は、バイポーラトランジスタのベー
ス電源に比べて極めて少ないので、入力インピーダンス
を大幅に高くすることができ、電流駆動能力が小さい回
路にあってもζ入力ＦＥＴＮ＋ 、Ｎ２を動作させる入
力信号を与えることができるようになる。
第３図はこの発明の第２の実施例に係る停動増幅器の構
成を示す回路図である。同図に示す差動増幅器は、入力
段をＰチャンネルのＦＥＴＰｌ。
成を示す回路図である。同図に示す差動増幅器は、入力
段をＰチャンネルのＦＥＴＰｌ。
Ｐ２で構成したものである。
第３図においで、差動対をなすＰチャンネルの入力ＦＥ
ＴＰ＋ 、Ｐ２は、各々のゲート端子が入力端子１．２
に対応して接続され、各々のソース端子が相互に接続さ
れてその接続点が定電流源Ｉを介して７１１ ｍ Ｖ
ｃｃに接続されている。さらに、入力ＦＥＴＰ＋ 、Ｐ
２の各々のドレイン端子は、各々対応する抵抗Ｒｙ 、
Ｒｓを介してグランドに接続されているとともに、各々
対応してベース端子がバイアス電源ＶＢに接続されてい
るＮＰＮ型のトランジスタＱγ、Ｑ８のエミッタ端子に
接続されている。トランジスタＱｙ 、Ｑａは、各々コ
レクタ端子が・カレントミラー回路１３に接続されてい
る。
ＴＰ＋ 、Ｐ２は、各々のゲート端子が入力端子１．２
に対応して接続され、各々のソース端子が相互に接続さ
れてその接続点が定電流源Ｉを介して７１１ ｍ Ｖ
ｃｃに接続されている。さらに、入力ＦＥＴＰ＋ 、Ｐ
２の各々のドレイン端子は、各々対応する抵抗Ｒｙ 、
Ｒｓを介してグランドに接続されているとともに、各々
対応してベース端子がバイアス電源ＶＢに接続されてい
るＮＰＮ型のトランジスタＱγ、Ｑ８のエミッタ端子に
接続されている。トランジスタＱｙ 、Ｑａは、各々コ
レクタ端子が・カレントミラー回路１３に接続されてい
る。
カレントミラー回路１３は、ＰチャンネルのＦＥＴＰｙ
、Ｐｓからなり、［：［三ＴＰ／、Ｐ８は各々のゲー
ト端子が相互に接続され、各々のソース端子が電源Ｖｃ
ｃに接続されており、ＦＥＴＰ７のドレイン端子はＦＥ
ＴＰｙのゲート端子に接続されているとともにトランジ
スタＱ７のコレクタ端子は接続され、ＦＥＴＰｓのドレ
イン端子はトランジスタＱ８のコレクタ端子に接続され
ているとともに出力端子６１に接続されている。
、Ｐｓからなり、［：［三ＴＰ／、Ｐ８は各々のゲー
ト端子が相互に接続され、各々のソース端子が電源Ｖｃ
ｃに接続されており、ＦＥＴＰ７のドレイン端子はＦＥ
ＴＰｙのゲート端子に接続されているとともにトランジ
スタＱ７のコレクタ端子は接続され、ＦＥＴＰｓのドレ
イン端子はトランジスタＱ８のコレクタ端子に接続され
ているとともに出力端子６１に接続されている。
このような構成においても、第１図に示した差動増幅器
と同様に、差動入力信号にしたがってトランジスタＱγ
、Ｑｔｔを流れる電流が制御されて、出力端子６１に差
動入力信号と同相で増幅された信号が与えられる。
と同様に、差動入力信号にしたがってトランジスタＱγ
、Ｑｔｔを流れる電流が制御されて、出力端子６１に差
動入力信号と同相で増幅された信号が与えられる。
このような差動増幅器にあって、電源ＶＣＣからＦＥＴ
Ｐａを介して出力端子６１に電流が流れることによって
、出力信号はハイレベルになるので、出力信号は、第２
図に示すように、Ｖｃｃレベルまで上昇することになる
。
Ｐａを介して出力端子６１に電流が流れることによって
、出力信号はハイレベルになるので、出力信号は、第２
図に示すように、Ｖｃｃレベルまで上昇することになる
。
したがって、出力のダイナミックレンジが広がるととも
に、出力信号のハイレベルにＶｃｃレベルが要求される
場合に対応することができるようになる。また、入力段
をＰチャンネルのＦＥＴで構成しているので、第１の実
施例と同様の効果を得ることができる。さらに、Ｐチャ
ンネルのＦＥＴは、ＮチャンネルのＦＥＴよりも雑音が
少ないので、第１の実施例に比べて、入力感度が良好と
なる。
に、出力信号のハイレベルにＶｃｃレベルが要求される
場合に対応することができるようになる。また、入力段
をＰチャンネルのＦＥＴで構成しているので、第１の実
施例と同様の効果を得ることができる。さらに、Ｐチャ
ンネルのＦＥＴは、ＮチャンネルのＦＥＴよりも雑音が
少ないので、第１の実施例に比べて、入力感度が良好と
なる。
なお、この発明は、上記実施例に限られるものではなく
、例えば第４図に示すように、第１図に示した構成に対
して、各々トランジスタＱ５゜ＱＢをゲート端子がバイ
アス電源ＶＢ２に接続されたＰチャンネルのＦＥＴＰｓ
、Ｐｅに換え、各々の入力ＦＥＴＮ＋ 、Ｎ２のドレ
イン端子と各々の抵抗Ｒｓ 、Ｒｅとの間に対応してベ
ース端子がバイアス電源ＶＢ＋ に接続されたＮＰＮ型
のトランジスタＱ＋ ＋ 、Ｑ＋ ２を挿入してもよく
、このような構成においては、第１の実施例と同様の効
果が得られることは勿論である。
、例えば第４図に示すように、第１図に示した構成に対
して、各々トランジスタＱ５゜ＱＢをゲート端子がバイ
アス電源ＶＢ２に接続されたＰチャンネルのＦＥＴＰｓ
、Ｐｅに換え、各々の入力ＦＥＴＮ＋ 、Ｎ２のドレ
イン端子と各々の抵抗Ｒｓ 、Ｒｅとの間に対応してベ
ース端子がバイアス電源ＶＢ＋ に接続されたＮＰＮ型
のトランジスタＱ＋ ＋ 、Ｑ＋ ２を挿入してもよく
、このような構成においては、第１の実施例と同様の効
果が得られることは勿論である。
また、第５図に示すように、第３図に示した構成に対し
て、各々のトランジスタＱｙ 、Ｑｓをゲート端子がバ
イアス電源ｖ［３２に接続されたＮチャンネルのＦＥＴ
Ｎｙ 、Ｎｅに換え、各々の入力ＦＦＴＰ＋ 、Ｒ２の
ドレイン端子と各々の抵抗Ｒ７、Ｒ８との間に対応して
ベース端子がバイアス電源ＶＢＩ に接続されたＰＮＰ
型のトランジスタＱ＋ ３．０＋ ４を挿入してもよく
、このような構成においては第２の実施例と同様な効果
が得られるごとは勿論である。
て、各々のトランジスタＱｙ 、Ｑｓをゲート端子がバ
イアス電源ｖ［３２に接続されたＮチャンネルのＦＥＴ
Ｎｙ 、Ｎｅに換え、各々の入力ＦＦＴＰ＋ 、Ｒ２の
ドレイン端子と各々の抵抗Ｒ７、Ｒ８との間に対応して
ベース端子がバイアス電源ＶＢＩ に接続されたＰＮＰ
型のトランジスタＱ＋ ３．０＋ ４を挿入してもよく
、このような構成においては第２の実施例と同様な効果
が得られるごとは勿論である。
さらに、入力ＦＥＴＮ＋ 、Ｎ２の負荷となる抵抗Ｒｓ
、Ｒｅ及び入力ＦＥＴＰ＋ 、Ｒ２の負荷となる抵抗
Ｒ７、Ｒｅに換えて各々定電流源を用いてもよい。
、Ｒｅ及び入力ＦＥＴＰ＋ 、Ｒ２の負荷となる抵抗
Ｒ７、Ｒｅに換えて各々定電流源を用いてもよい。
［発明の効果］
以上説明したように、この発明によれば、差動入力信号
に応じて差動対をなす各々の入力ＦＥＴを流れる電流を
ｉｌｌ ａすることによって、出力端子とＦＥＴかうな
るカレントミラー回路間の入出力ｔｉｌｌを制御して、
差動入力信号の増幅を行なうようにしたので、楊めて少
ない入力電流で高速に動作し、広いダイナミックレンジ
及び広帯域特性を有する差動増幅器を提供することがで
きる。
に応じて差動対をなす各々の入力ＦＥＴを流れる電流を
ｉｌｌ ａすることによって、出力端子とＦＥＴかうな
るカレントミラー回路間の入出力ｔｉｌｌを制御して、
差動入力信号の増幅を行なうようにしたので、楊めて少
ない入力電流で高速に動作し、広いダイナミックレンジ
及び広帯域特性を有する差動増幅器を提供することがで
きる。
第１図はこの発明の第１の実施例に係る差動増幅器の構
成を示す回路図、第２図は第１図及び第３図に示す差動
増幅器の動作波形図、第３図はこの発明の第２の実施例
に係る差動増幅器の構成を示す回路図、第４図及び第５
図はこの発明の他の実施例に係る差動１１幅器の構成を
示す回路図、第６図は従来の差動増幅器の一構成例を示
す回路図である。 （図の主要な部分を表わす符号の説明）Ｎ１、Ｎ２、Ｎ
５、Ｎ６、Ｎ７、Ｎ８・・・ＮチャンネルＦＥＴ Ｐ＋ 、Ｒ２、Ｒ５、Ｐａ 、Ｐｙ 、Ｐｅ・・・Ｐチ
ャンネルＦＥＴ Ｑ５ 、Ｑａ Ｎ Ｑｌ ３．Ｑ＋ ４・・・ＰＮＰ型
のバイポーラトランジスタ Ｑｌ、ＱＢ・、Ｑ１＋ 、Ｑ＋ ２・・・ＮＰＮ型のバ
イポーラトランジスタ
成を示す回路図、第２図は第１図及び第３図に示す差動
増幅器の動作波形図、第３図はこの発明の第２の実施例
に係る差動増幅器の構成を示す回路図、第４図及び第５
図はこの発明の他の実施例に係る差動１１幅器の構成を
示す回路図、第６図は従来の差動増幅器の一構成例を示
す回路図である。 （図の主要な部分を表わす符号の説明）Ｎ１、Ｎ２、Ｎ
５、Ｎ６、Ｎ７、Ｎ８・・・ＮチャンネルＦＥＴ Ｐ＋ 、Ｒ２、Ｒ５、Ｐａ 、Ｐｙ 、Ｐｅ・・・Ｐチ
ャンネルＦＥＴ Ｑ５ 、Ｑａ Ｎ Ｑｌ ３．Ｑ＋ ４・・・ＰＮＰ型
のバイポーラトランジスタ Ｑｌ、ＱＢ・、Ｑ１＋ 、Ｑ＋ ２・・・ＮＰＮ型のバ
イポーラトランジスタ
Claims (2)
- （１）各々のゲート端子間に差動入力信号が与えられ、
各々のソース端子が相互に接続されて接続点が定電流源
を介して第１の電源に接続され、各々のドレイン端子が
各々対応した抵抗あるいは定電流源を介して第２の電源
に接続されて、差動対をなす１組の第１導電型の入力Ｆ
ＥＴ（電界効果トランジスタ）と、 各々のベース端子がバイアス電源に接続され、各々のエ
ミッタ端子が各々対応して前記入力ＦＥＴのドレイン端
子に接続され、一方のコレクタ端子が出力端子に接続さ
れた１組のバイポーラトランジスタと、 第１導電型のＦＥＴからなり、前記バイポーラトランジ
スタの各コレクタ端子と前記第１電源との間に接続され
たカレントミラー回路と、 を有することを特徴とする差動増幅器。 - （２）各々のゲート端子間に差動入力信号が与えられ、
各々のソース端子が相互に接続されて接続点が定電流源
を介して第１の電源に接続されて、差動対をなす１組の
第１導電型の入力ＦＥＴ（電界効果トランジスタ）と、 各々のベース端子が第１のバイアス電源に接続され、各
々のエミッタ端子が各々対応して前記入力ＦＥＴのドレ
イン端子に接続され、各々のコレクタ端子が各々対応し
た抵抗あるいは定電流源を介して第２の電源に接続され
た１組のバイポーラトランジスタと、 各々のゲート端子が第２のバイアス電源に接続され、各
々のソース端子が各々対応した前記バイポーラトランジ
スタのコレクタ端子に接続され、一方のドレイン端子が
出力端子に接続された１組の第２導電型のＦＥＴと、 第１導電型のＦＥＴからなり、前記第２導電型ＦＥＴの
各ドレイン端子と前記第１の電源との間に接続されたカ
レントミラー回路と、 を有することを特徴とする差動増幅器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071881A JPS63240109A (ja) | 1987-03-27 | 1987-03-27 | 差動増幅器 |
| US07/173,657 US4839609A (en) | 1987-03-27 | 1988-03-25 | Differential amplifier |
| EP88104848A EP0284092A3 (en) | 1987-03-27 | 1988-03-25 | Differential amplifier |
| KR1019880003321A KR900008159B1 (ko) | 1987-03-27 | 1988-03-26 | 차동증폭기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071881A JPS63240109A (ja) | 1987-03-27 | 1987-03-27 | 差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63240109A true JPS63240109A (ja) | 1988-10-05 |
Family
ID=13473308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62071881A Pending JPS63240109A (ja) | 1987-03-27 | 1987-03-27 | 差動増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4839609A (ja) |
| EP (1) | EP0284092A3 (ja) |
| JP (1) | JPS63240109A (ja) |
| KR (1) | KR900008159B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510745A (en) * | 1987-07-29 | 1996-04-23 | Fujitsu Limited | High-speed electronic circuit having a cascode configuration |
| GB2214375A (en) * | 1987-12-24 | 1989-08-31 | Philips Electronic Associated | Amplifier circuit arrangement |
| US4901031A (en) * | 1989-01-17 | 1990-02-13 | Burr-Brown Corporation | Common-base, source-driven differential amplifier |
| FR2648969A1 (fr) * | 1989-06-21 | 1990-12-28 | Sgs Thomson Microelectronics | Montage a transistors comportant au moins un ensemble comportant un circuit " puits de courant " raccorde a une masse et un transistor d'isolation, et montage amplificateur de transconductance comportant un tel montage |
| IT1236879B (it) * | 1989-11-22 | 1993-04-26 | Sgs Thomson Microelectronics | Circuito elettronico comparatore |
| US5063311A (en) * | 1990-06-04 | 1991-11-05 | Motorola, Inc. | Programmable time delay circuit for digital logic circuits |
| US5168243A (en) * | 1991-02-06 | 1992-12-01 | Linear Technology Corporation | Integrated high gain amplifier |
| FR2676149A1 (fr) * | 1991-04-30 | 1992-11-06 | Philips Composants | Amplificateur differentiel notamment du type a cascode. |
| US5304869A (en) * | 1992-04-17 | 1994-04-19 | Intel Corporation | BiCMOS digital amplifier |
| US5450026A (en) * | 1994-07-27 | 1995-09-12 | At&T Corp. | Current mode driver for differential bus |
| US5699015A (en) * | 1996-03-19 | 1997-12-16 | Motorola, Inc. | Low voltage operational amplifier and method |
| US5920230A (en) * | 1997-10-21 | 1999-07-06 | Trw Inc. | HEMT-HBT cascode distributed amplifier |
| US7405620B2 (en) * | 2006-07-20 | 2008-07-29 | International Business Machines Corporation | Differential amplifier and method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143710A (en) * | 1980-03-13 | 1981-11-09 | Philips Nv | Current source circuit |
| JPS6090407A (ja) * | 1983-10-24 | 1985-05-21 | Toshiba Corp | 差動増幅器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5742208A (en) * | 1980-08-28 | 1982-03-09 | Sutatsukusu Kogyo Kk | Amplifying circuit for direct coupling circuit |
| US4390850A (en) * | 1981-03-16 | 1983-06-28 | Motorola, Inc. | Operational amplifier having improved slew rate/bandwidth characteristics |
| US4387309A (en) * | 1981-07-06 | 1983-06-07 | Motorola, Inc. | Input stage for N-channel junction field effect transistor operational amplifier |
| JPS5943614A (ja) * | 1982-09-03 | 1984-03-10 | Hitachi Ltd | 差動増幅回路 |
| JPS60229404A (ja) * | 1984-04-26 | 1985-11-14 | Toshiba Corp | 増幅回路 |
| GB8513329D0 (en) * | 1985-05-28 | 1985-07-03 | Secr Defence | Transconductors |
-
1987
- 1987-03-27 JP JP62071881A patent/JPS63240109A/ja active Pending
-
1988
- 1988-03-25 US US07/173,657 patent/US4839609A/en not_active Expired - Fee Related
- 1988-03-25 EP EP88104848A patent/EP0284092A3/en not_active Withdrawn
- 1988-03-26 KR KR1019880003321A patent/KR900008159B1/ko not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143710A (en) * | 1980-03-13 | 1981-11-09 | Philips Nv | Current source circuit |
| JPS6090407A (ja) * | 1983-10-24 | 1985-05-21 | Toshiba Corp | 差動増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4839609A (en) | 1989-06-13 |
| EP0284092A3 (en) | 1989-06-07 |
| EP0284092A2 (en) | 1988-09-28 |
| KR880011996A (ko) | 1988-10-31 |
| KR900008159B1 (ko) | 1990-11-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6429700B1 (en) | Driver circuit with output common mode voltage control | |
| US5907262A (en) | Folded-cascode amplifier stage | |
| US5150076A (en) | Emitter-grounded amplifier circuit with bias circuit | |
| JPH05251956A (ja) | 過渡応答の安定化されたカスコードｃｍｏｓ増幅器 | |
| US4839609A (en) | Differential amplifier | |
| US5162751A (en) | Amplifier arrangement | |
| JPS6262084B2 (ja) | ||
| JPS6212692B2 (ja) | ||
| US5132640A (en) | Differential current amplifier circuit | |
| JP2869664B2 (ja) | 電流増幅器 | |
| US4369410A (en) | Monolithically integrable transistor amplifier having gain control means | |
| JPH1197774A (ja) | 出力回路装置 | |
| JPH0626287B2 (ja) | 増幅装置 | |
| JPH0787314B2 (ja) | 増幅器 | |
| JPH09284062A (ja) | 高周波電力増幅器 | |
| US5376900A (en) | Push-pull output stage for amplifier in integrated circuit form | |
| JP2774120B2 (ja) | 増幅回路配置 | |
| JP3470835B2 (ja) | 演算増幅器 | |
| JP2623954B2 (ja) | 利得可変増幅器 | |
| JPH0527282B2 (ja) | ||
| JP2716560B2 (ja) | 半導体集積回路 | |
| JP3317240B2 (ja) | 利得制御増幅器 | |
| JP2693501B2 (ja) | 差動増幅回路 | |
| JPH02122708A (ja) | 増幅装置 | |
| JP3143153B2 (ja) | 増幅回路 |