JPS63240120A - 多相クロツク発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、多相クロックの発生回路に関するもので、
特に論理“１”レベルの期間が重複しない多相クロック
で駆動される論理回路のテスト時にクロックを全て論理
“０”レベルで停止するために使用されるものである。

（従来の技術） 第５図は、論理″１”レベルの期間が重複しない多相ク
ロックによって駆動される論理回路の一例としてシフト
レジスタを示している。第６図はこのシフトレジスタに
おける各信号のタイミングチャートで、第５図に示す回
路において第１段目のラッチ部１１はクロックφ１が論
理′１”レベルの時データＤｉｎを取込み、クロックφ
１が論理“０”レベルの時にこの取込んだデータＤｉｎ
を保持するようになっており、同様に第２段目のラッチ
部１２はクロックφ２が論理“１”レベルの時に上記第
１段目のラッチ部１１にラッチしたデータを取込み、ク
ロックφ２が論理“０”レベルの時そのデータを保持す
るようになっている。このように、順次後段にデータを
伝えて行く動作を行なうためにはクロックφ１とφ２の
両者が同時に論理ａ１＃レベルである期間が存在しては
ならないのは明白である。なぜなら、もしクロックφ１
とφ２が同時に論理“１”レベルとなると、入力された
データＤｌｎが最終段まで突き抜けてしまうからである
。このため、従来はクロックφ１とφ２とが同時に論理
“１＃レベルとならないように第７図に示すような多相
クロック発生回路を用いている。この回路は、基本クロ
ックφ１ｎに対してクロックφ１．φ２の立ち上がりを
それぞれ遅延回路’ｉ　ｒ　１３２の遅延時間で定まる
時間ＴＤだけ遅らせ、クロックの反転時にφ１．φ２が
同時に論理“０”レベルとなる期間を生成することによ
り論理“１゛レベルの重複を防止するものである。

しかるに、上記第７図に示したような多相クロック発生
回路を用いて前記第５図のシフトレジスタの制御を行な
った場合、シフトレジスタのテストのために基本クロッ
クφｉｎを停止すると、クロックφ１あるいはφ２のい
ずれか一方が論理″１＃レベルで停止する。従って、例
えばクロックφ１が論理“１”レベルの時に基本クロッ
クφ１ｎが停止された場合、第１段目のラッチ部１１は
「データの取込み」の状態で停止されることになり、「
データを保持する」という動作の確認は不可能である。

このテストを可能にするためにはクロックφ１が論理“
０＃レベルである時に基本クロックφ１ｎを停止させな
ければならない。しかしながら、前記第７図に示した多
相クロック発生回路では、クロックφ１を論理“０”レ
ベルで停止させるとクロックφ２が論理“１＃レベルと
なり、今度は第２段目のラッチ部が「データの取込み」
の状態で停止することになる。すなわち、この回路では
両ラッチ部１１．１２を「データを保持する」という安
定な状態で停止することができない。このことは、低消
費電力化するためにクロックを停止する場合に動作の不
安定性を生ずる可能性がある。

また、大規模な論理回路においては、前記第５図に示し
たようにクロックφ１を第１段目に、φ２を第２段目に
それぞれ供給するシフトレジスタと、クロックφ２を第
１段目に、φ１を第２段目にそれぞれ供給するシフトレ
ジスタとが混用されることが良くあり、テスト時に各シ
フトレジスタの初段に所望の値をセットした後で動作を
開始させる場合、クロックφ１が供給されたラッチ部が
「データ保持状態」にある時には、クロックφ２が供給
されたラッチ部は「データ取込み状態」となり、所望の
データをセットできないという不都合がある。

（発明が解決しようとする聞届点） 上述したように、従来の多相クロック発生回路では、所
望の時点で全クロックを論理“０“レベルに設定して停
止させることができず、この回路で駆動される回路を安
定した状態で停止できないため、テストが複雑化する欠
点がある。

この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、発生する多相クロックを所望
の時点で全て論理′０”レベルに設定して停止可能に構
成することにより、この回路で駆動される回路を安定し
た状態で停止できテストの容易化が図れる多相タロツク
発生回路を提供することである。

［発明の構成］ （問題点を解決するための手段と作用）すなわち、この
発明においては、上記の目的を達成するために、基本ク
ロック、停止信号および位相指示信号が供給され、同時
に複数のクロックが論理″１”レベルとならない多相ク
ロックを発生する多相クロック発生手段と、この多相ク
ロック発生手段から出力される複数のクロックと基本ク
ロックとが供給され、上記位相指示信号を出力する位相
記憶手段とから多相クロック発生回路を構成しており、
上記停止信号が入力された時に上記多相クロック発生手
段から出力されるクロックを全て“０”レベルに設定し
た状態で停止するとともに、上記停止信号の入力停止時
に上記位相記憶手段から出力される位相指示信号によっ
て定まる位相のクロックから発生を再開するようにして
いる。

（実施例） 以下、この発明の一実施例について図面を参照して説明
する。第１図において、１４はクロック信号発生部、１
５は位相記憶部を示している。上記クロック信号発生部
１４は、クロックφ１．φ２にそれぞれ対応する回路１
４．　、１４２と遅延回路１６１　＊１８□とから成る
。上記回路１４１には、基本クロックφ１ｎ、停止信号
ＳＴを反転した信号ＳＴ、遅延回路１６２の遅延出力Ｄ
２、および上記位相記憶部Ｉ５から出力される位相指示
信号（マスク信号Ｍｌ）が供給され、ＲＳフリップフロ
ップ１７１のセット入力端Ｓには５−Ｍｌ　・Ｄ２・φ
１ｎ−ＳＴ、リセット入力端Ｒには、ＲｍＭｌ−・φ１
ｎなる論理信号が入力されるように論理構成されている
。そして、上記フリップフロップ１７１の出力端Ｑから
クロックφ１を得、出力端Φの信号を遅延回路１６１に
供給する。また、回路１４２には、基本クロックφ１ｎ
。

停止信号ＳＴの反転信号子〒、遅延回路１６１の遅延出
力Ｄ１、およびマスク信号Ｍ２が供給され、ＲＳフリッ
プフロップ１７２のセット入力端Ｓおよびリセット入力
端Ｒにはそれぞれ、上記ＲＳフリップフロップ１７１と
同じ論理信号が入力されるように構成されている。そし
て、上記フリップフロップ１γ２の出力端Ｑからクロッ
クφ２を得、出力端Ｑの信号を遅延回路１６２に供給す
る。

一方、上記位相記憶部１５は、上記ＲＳフリップフロッ
プｌ’ｈ　、　１７２から出力されるクロックφ１゜φ
２が入力され、基本クロックφｉｎが論理“１２レベル
になった時にこれらの値を取り入れる記憶回路として働
＜ＲＳフリップフロップ１８を用いて構成されており、
クロックφ□が論理“１”レベルになった時にはマスク
信号Ｍ□は論理“０°レベルを、マスク信号Ｍ２は論理
“１９レベルを出力する。また、クロックφ２が論理“
１“レベルとなるとマスク信号Ｍ工は論理“１″レベル
、Ｍ２は論理“０”レベルとなり、クロックφ１゜φ２
の両者が論理“０”レベルである時にはそれ以前の状態
を保持するように構成されている。

次に、上記のような構成において第２図のタイミングチ
ャートを参照しつつ動作を説明する。まず、時刻ｔ１に
おいては停止信号ＳＴが“０”レベル、マスク信号Ｍ工
が“１″”レベル、マスク信号Ｍ２が“０“レベルであ
り、クロックφ２が“１″レベルから“０″レベルに変
化すると、このクロックφ２と逆相の信号が遅延回路１
６２に供給され、この回路１８２から出力される遅延信
号Ｄ２は遅延時間ｔＤだけ遅れて回路１４１に入力され
る。この信号が入力された時に回路１４１におけるＲＳ
フリップフロップ１７．のセット入力端Ｓは“１”レベ
ルとなり、クロックφ□として“１゜レベルの信号が出
力される。従って、クロックφ１とφ２の両者が論理″
０″レベルである期間が生ずる。また、基本クロックφ
１ｎが“０”レベルの期間には、クロックφ１とφ２と
に基づいて位相記憶部１５から出力されるマスク信号Ｍ
１は“０”レベル、Ｍ２は°１”レベルとなる。

次の時刻ｔ２において、回路１４１のリセット入力端Ｒ
はマスク信号Ｍ１の“０”レベルにより直ちに“１″レ
ベルとなり、クロックφ１の“ｌ”レベルから“０”レ
ベルへの遷移が生ずる。このクロックφ、は遅延回路１
Ｇ□により時間ｔｐだけ遅延されて回路１４２に供給さ
れる。この信号が入力された後に回路１４２のセット入
力端Ｓは“１”レベルとなり、クロックφ２が“１″レ
ベルとなる。このように、停止信号ＳＴが０“レベルの
期間は、回路１４．と１４２が交互に動作し、連続した
クロックφ□とφ２が出力される（クロック発生期間）
。

次に、時刻ｔ４の直前に停止信号ＳＴが“１＃レベルと
なった場合の動作について説明する。時刻ｔ４において
は、マスク信号Ｍ１が“０”レベル、Ｍ２が“１”レベ
ルであるので回路１４１のリセット入力端Ｒは直ちに“
１“レベルとなり、クロックφ、は“１＃レベルから“
０＃レベルへの遷移を生ずる。また、遅延回路１６１の
遅延信号Ｄ１は、ｔＤ時間経過後に回路１４２に供給さ
れる。

しかし、停止信号ＳＴが“１”レベルであるのでＲＳフ
リップフロップ１７２のセット入力端Ｓが“１”レベル
となることはなく、クロックφ２は１１０レベルにはな
らない。すなわち、クロックφ１．φ２は共に論理ｍＯ
°レベルの状態で停止する。時刻ｔ５においても停止信
号ＳＴは“１″レベルであるので、時刻ｔ４の場合と同
様にクロックφ１．φ２は“０＃レベルで停止する。ま
た、位相記憶部１５は、クロックφ１．φ２が共に“０
“レベルであることから、その記憶状態は変化しない。

次に、時刻ｔ６の直前に停止信号ＳＴが“０゛レベルと
なった場合の動作について説明する。この時は、マスク
信号Ｍ１が“０＃レベルであることから、回路１４□の
セット入力端Ｓは“０″レベルであり、マスク信号Ｍ２
は“１″レベルであることから回路１４２のセット入力
端Ｓはｍｌ”レベルとなり、クロックφ２は“１”レベ
ルとなる。

このように、クロックφ、が“１”レベルの時に停止信
号ＳＴを“１＃レベルに設定してクロックを停止した時
（例えば時刻ｔ３）は、停止信号ＳＴが′０”レベルに
なった直後の基本クロックφｉｎの“１”レベルにより
、クロックφ２の“１”レベルからクロックの発生が再
開される。同様にして、クロックφ２が“１“レベルの
時の状態で停止信号ＳＴを１“レベルに設定してクロッ
クを停止した時には、クロックφ１の“１”レベルから
クロックの発生が再開される。

このような構成によれば、発生する多相クロックを所望
の時点で全て論理′０”レベルに設定して停止できるの
で、この回路で駆動される回路を安定した状態で停止で
きる。しかも、クロックの再発生を行なう場合にも各ク
ロック相互の順序関係を保てるのでテストの容易化が図
れる。また、従来の多相クロック発生回路ではクロック
φ１あるいはφ２のいずれか一方が論理“１″レベルで
停止するため、第３図（ａ）に示すようなりロックドイ
ンバータ等の論理回路を駆動する場合には、クロックφ
□が“１＠レベルで停止し、入力信号ＩＮが“０”レベ
ルの場合には、出力端が低インピーダンス状態となって
貫通電流Ｉが流れ無駄な電力を消費していた。これに対
し、この発明の多相タロツク発生回路では、クロックφ
１．φ２が共に論理“０”レベルで停止するので、第３
図（ｂ）に示すように出力端はハイインピーダンス状態
となり、貫通電流による無駄な電力は消費しないので駆
動される回路の低消費電力化が図れる。

なお、上記実施例では２相のクロック発生回路を例に取
って説明したが、３相以上のクロック発生回路にもこの
発明を適用可能であり、ｎ相のクロックを発生する場合
には第４図に示すように構成すれば良い。第４図におい
て前記第１図と同一構成部分には同じ符号を付してその
詳細な説明は省略する。すなわち、クロック信号発生部
１４をｎ個の回路１４．〜１４ｎと遅延回路１６１〜１
６ｎによって構成し、位相記憶部１５をｎ−１個の記憶
用のＲＳフリップフロップ１８１〜１８ト１　によって
構成している。

このような構成によれば、ｎ相のクロックφ。

〜φｎを発生可能であり、且つこれらのクロックを全て
論理“０”レベルに設定した状態で停止できる。

［発明の効果］ 以上説明したようにこの発明によれば、発生する多相ク
ロックを所望の時点で全て論理“０”レベルに設定して
停止可能に構成することにより、この回路で駆動される
回路を安定した状態で停止でき、テストの容易化が図れ
る多相クロック発生回路が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる多相クロック発生
回路を示す図、第２図は上記第１図の回路の動作を説明
するためのタイミングチャート、第３図はこの発明の効
果について説明するための図、第４図はこの発明の他の
実施例について説明するための回路図、第５図は多相タ
ロツク発生回路で駆動される論理回路の一例を示す図、
第６図は上記第５図の回路の動作を説明するためのタイ
ミングチャート、第７図は従来の多相クロック発生回路
を示す図、第８図は上記第７図の回路の動作を説明する
ためのタイミングチャートである。 φｉｎ・・・基本クロック、ＳＴ・・・停止信号、Ｍ□
。 Ｍ２・・・マスク信号（位、相指示信号）、φ１．φ２
・・・クロック、１４・・・クロック信号発生部（多相
クロック発生手段）、１５・・・位相記憶部（位相記憶
手段）。 出願人代理人　弁理士　鈴江武彦 第３図 １ｓａｉ 第７図

Claims (3)

【特許請求の範囲】
1. （１）基本クロック、停止信号および位相指示信号が供
   給され、同時に複数のクロックが論理“１”レベルとな
   らない多相クロックを発生する多相クロック発生手段と
   、この多相クロック発生手段から出力される複数のクロ
   ックと基本クロックとが供給され、上記位相指示信号を
   出力する位相記憶手段とを具備し、上記停止信号が入力
   された時に上記多相クロック発生手段から出力されるク
   ロック信号を全て“０”レベルに設定した状態で停止し
   、上記停止信号の入力停止時に上記位相記憶手段から出
   力される位相指示信号で定まる位相のクロックから発生
   を再開することを特徴とする多相クロック発生回路。
2. （２）前記位相記憶手段から発生されるｎ番目の位相指
   示信号は、ｎ−１番目のクロック信号が論理“１”レベ
   ルになった後に論理“１”レベルを取り、且つｎ番目の
   クロック信号が論理“１”レベルとなった時に論理“０
   ”レベルを取ることを特徴とする特許請求の範囲第１項
   記載の多相クロック発生回路。
3. （３）前記多相クロック発生手段から発生されるｎ番目
   のクロックは、ｎ−１番目のクロックが論理“０”レベ
   ルになってから所定時間経過後に論理“１”レベルとな
   る信号とｎ番目の位相指示信号と基本クロックとの論理
   積が論理“１”レベルであり、且つ前記停止信号が入力
   されていない場合に論理“１”レベルをセットされ、基
   本クロックが“１”レベルで、且つｎ番目の位相指示信
   号が論理“０”レベルとなった時に論理“０”レベルを
   セットされることを特徴とする特許請求の範囲第１項記
   載の多相クロック発生回路。