JPS6324334A

JPS6324334A - フレ−ムメモリの書込み制御装置

Info

Publication number: JPS6324334A
Application number: JP15373386A
Authority: JP
Inventors: Kozo Sato; 耕造佐藤
Original assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Current assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Priority date: 1986-06-30
Filing date: 1986-06-30
Publication date: 1988-02-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、ビットマツプ形式のフレームメモリへのデー
タ書込み制御装置に関する。

〔従　来　技　術〕

パーソナルコンビニーりやワードプロセッサなどの画面
表示装置として使われるＣＲＴ　（ＣａｔｈｏｄｅＲａ
ｙ　Ｔｕｂｅ）などの画面表示はドツト単位で行われ、
またプリンタによって用紙に画像データを印字する際に
はドツト単位で行われる。通常その画像データは画面ま
たは用紙のドツト位置に対応した形でビットマツプ形式
のフレームメモリに格納される。

実際の用紙印字の場合には画像情報しよドツト単位で変
化し、対応するフレームメモリ内の画像情報データの変
化もビット単位で生じる。従って、フレームメモリのデ
ータの書き込みもドツト単位で自由に位置指定して行わ
れなければならない。

第５図ｆａ）に示した例はその従来例の一つであり、１
６ビノトのデータ１６の第Ｏビットから第９ビア・トま
でのドントデータをフレームメモリ１７のメモリ領１１
７ａの第６ビツトから第１５ビツトまでに、データ１６
の第１０ビツトから第１５ビツトまでのドノトデークを
フレームメモリ１７のメモリ領域１７ｂの第Ｏビフトか
ら第５ビ、トまでに書込む構成を示すものである。この
例でもわかるように、フレームメモリ１７のアクセスは
所定のビット数を１ワードとするワード単位で行われて
おり、従ってドツト単位の画像情報の変化に対応してフ
レームメモリ１７へ画像情報データを書込む場合、上述
のようにビットシフトを行う必要がある。すなわち、上
述の例では入力するデータ１６をフレームメモリ１７へ
書込む場合フレームメモリ１７の領域がメモリ領域１７
ａ、１７ｂ等のようにワード単位に区切られているため
６ビツトシフトしてデータを書込んでいる。このように
従来フレームメモリ１７のワード単位のメモリ領域の区
切りに対して任意のビット数ずらして画像情報データを
書き込むために、シフトレジスタを用いてビットシフト
させ、フレームメモリ１７にデータを書込むことが行わ
れている。

一方、バレルシフタを用いて上述のビットシフトを行う
装置も考案されている。例えば第５図（Ｃ１はその一例
であり、データ２４とデータ２５は同一の書込データで
ある。書込データ２４はバレルシフタにより１クロツク
で、データ２６に示すようにビットシフトされフレーム
メモリに書き込まれる。その後もう１クロツクによりデ
ータ２７にビットシフトされる。そして、第６ビツトか
ら第１５ビツトに実データが含まれたデータ２６及び第
０ビツトから第５ビツトに実データが含まれたデータ２
７がそれぞれフレームメモリ２８の隣接した２ワードの
メモリ領域２８ａ、２８ｂへ書込まれる。

フレームメモリ２８のメモリ領域２８ａ。

２８ｂの斜線部分はデータ２４（または２５）の書込み
が行われた部分を示している。このような方法により、
データ２４　（又は２５）の第Ｏビフトから第１５ピン
トがフレームメモリ２８のメモリ領域２８ａ、２８ｂへ
書込まれる。

〔従来技術の問題点〕

以上説明したように従来のシフトレジスタによるビット
シフト装置では、ビットシフトの数に比例してクロック
信号を必要とし、ビットシフトに時間を要する。また、
第５図（ｂ）に示すように入力データのワード数よりも
１ワード多いメモリアクセスが必要となるという問題点
を有している。

一方、従来のバレルシフタを使う装置では、書込データ
１ワードを分けてビットシフトし、フレームメモリ２８
へ書込むので、書込データ１ワードにつき２ワ一ド分の
メモリアクセスが必要となる。

以上のように従来の装置では、メモリアクセス時間が増
加し処理効率が低下するという問題点を有している。

〔発明の目的〕

本発明は、上記従来の欠点に鑑み、データ書−込みが簡
潔でかつ高速であるビットマツプ形式のフレームメモリ
の書込み制御装置を提供することを目的とする。

〔発明の要点〕

上記目的は本発明によれば、画像データが入力する複数
の記憶手段と、該記憶平段の所定メモリ領域を一括指定
し該所定メモリ領域の隣り合う所定メモリ領域を同時に
指定するアドレス指定手段と、該アドレス指定手段で同
時に指定されるメモリ領域間にまたがる書込みデータを
該書込みデータに空白データが付加された２所定メモリ
領域の画像データに変換する変換手段と、該変換手段か
ら出力されるデータに前述のアドレス指定手段で指定さ
れた前記記憶手段のデータをオア加算する加算手段とを
有するフレームメモリの書込み制御装置を提供すること
により達成される。

（発明の実施例〕以下、本発明の実施例につき詳細に説明を行う。

第１図は本発明によるビットマツプ形式のフレームメモ
リの書込み制御装置の回路ブロフク図である。

フレームメモリであるＲＡＭ　（ランダム・アクセス・
メモリ）７，８は図示しない印字用紙と対応したドツト
メモリ領域で構成されており、第３図（ａ）に示すよう
にワード単位に区分されたメモリ領域を有している。同
図（、）はＲＡＭ７．８を含めた構成図である。そして
ＲＡＭ７．８の各ワードは同図Ｔｏｌに示す様にＤａ〜
Ｄ１５の１６ビツトのドットデータで構成されている。

ＲＡＭ７と８の構成は上述のメモリ領域の隣合うメモリ
領域が各々ＲＡ　Ｍ　７　、　　ＲＡ　Ｍ　８に分かれ
て設けられている。

例えば同図（Ｃ）に示すようにワードｎとワードｎ＋１
のメモリ領域についていえばワードｎがＲＡＭ８に設け
られておればワードｎ＋１はＲＡ　Ｍ７に設けられてい
る。そして同図（ｄｉに示す様に上述の配列が交互に変
わる様に構成されている。但し、上述のＲＡＭ７．８の
構成の説明は、本実施例のフレームメモリの書込み制御
装置の外部から、即ちＣＰＵから見た場合（フレームメ
モリの通し番号）のワード構成（同図（ｄ）の１）の説
明である。

従って、本実施例では、フレームメモリの通し番号によ
って偶数部がＲＡＭ８に、奇数部がＲＡＭ７に配置され
ていることになる。一方、フレームメモリの書込み制御
装置内（ＲＡＭ７．８内）で考えた場合にはワード構成
は（対応するメモリ領域は）同図ｆｄ）のＨに示す様に
、ＲＡＭ７のワード“０”とＲＡＭ８のワード“０”、
及びＲＡＭ７のワード“１″とＲＡＭ８のワード″１″
が存在する。

この様な構成のＲＡＭ７．８は（第１図に戻って）ＲＡ
Ｍ７からデータバスＲ１を介してオア・アレイ６及びデ
ータ・セレクタ２にＲＡＭＴ内のデータは出力され、Ｒ
ＡＭ８からデータバスＲＯを介してオア・アレイ５及び
データ・セレクタ２にＲＡＭ５内のデータは出力される
。また、オア・アレイ５からデータバスＷｏを介してＲ
ＡＭ８にオア加算されたデータが出力され、オア・アレ
イ６からデータバスＷ１を介してＲＡＭ７にオア加算さ
れたデータが出力される。

上述のＲＡＭ７．８内のデータの続出しや、ＲＡＭ７．
８へのデータの書込みの際のアドレス指定制御はＲＡＭ
コントローラ９から、コントロールバスＣ２を介してＲ
ＡＭ７及びＲＡＭ８に、制御信号が入力することにより
行われる。そして、実際のＲＡＭ７．８のアドレスの指
定はアドレス・マルチプレクサ１３及び１４から人力す
るアドレスデータにより行われる。また、このアドレス
マルチプレクサ１３はＲＡＭ７にアドレスデータを供給
し、アドレスマルチプレクサ１４はＲＡＭ８にアドレス
データを供給している。またアドレスマルチプレクサ１
４はアダー１５にバス線を介して接続されている。そし
て、後述するＲＡＭａ内のＸアドレス（ＲＡＭ７．８は
Ｘアドレス、Ｘアドレスによってアドレス指定される構
成である）中の上位５〜１１ビツトのアドレスデータ（
ＸＡ５−１１）はこのアダー１５を介してアドレスマル
チプレクサ１４へＸアドレスデータ（ＸＢ５−１１）と
して入力する。このＸアドレスデータ（ＸＡ５−１１）
、（ＸＢ５−１１）はＲＡＭ７゜８へのデータのワード
単位の読出し又は書込み領域を指定するアドレスであり
　（但し、１ワードは１ライン内であるためＸアドレス
は同一アドレス）後述するアドレスデータ（ＸＡＯ〜３
）は上述のアドレスデータ（ＸＡ５−１１）で１旨定さ
れた１ワード内の１ビツトを指定するアドレスである。

アダー１５にはＸＡ４−１１バッファ部１２から上述の
Ｘアドレスデータ（ＸＡ５−１１）が入力する以外に下
位から５ビ・ノド目のＸアドレスデータ（ＸＡ４）も入
力している。アダー１５では上述のＲＡＭコントローラ
９からアダー１５へ入力するリード信号またはライト信
号に同期して、アドレスデータ（ＸＡ４）が奇数、即ち
“１”の時入力したアドレスデータ（ＸＡ５−１１）に
１を加算してアドレスマルチプレクサ１４に出力する。

一方、アダー１５では上述のＲＡＭコントローラ９から
アダー１５へ入力するリード信号またはライト信号に同
期して、Ｘアドレスデータ（ＸＡ４）が奇数、即ち“Ｏ
”の時、入力したＸアドレスデータ（ＸＡ５−１１）を
そのままアドレスマルチプレクサ１４に出力する。アド
レスマルチプレクサ１３のＸアドレスにはＸＡ４−１１
、バッフ１部１２へ入力するアドレスデータ（ＸＡ５−
１１）がそのまま出力される。

従って、例えばＸＡ４−１１ハソファ部１２へ入力した
８ビツトのアドレスデータ（ＸＡ４−１１）が１０００
０００００”であればアドレスマルチプレクサ１３には
アドレスデータ”ｏｏ。

００００″が入力し、アドレスマルチプレクサ１４には
アドレスデータＸＡ４が“０゛であるためアドレスデー
タ　（ＸＡ５−１１）がそのまま′０００００００″と
して入力する。また、ＸＡ４−１１バッファ部１２へ入
力した８ビツトのＸアドレスデータ（ＸＡ４−１１）が
”０００００００１”であればアドレスマルチプレクサ
１３にはアドレスデータ“００００００１”が入力し、
アドレスマルチプレクサ１４にはアドレスデータ（ＸＡ
４）が“１″であるためアドレスデータ（ＸＡ５−１１
）に１を加算した“０００００１０”が入力する。即ち
、アドレスデータ（ＸＡ４）が偶数である時ＲＡＭ７及
び８には同一のアドレスデータが入力し、前述した第３
図ｆｄ＋の■に示すように、ＲＡＭ７及び８の同一ワー
ド（“０”。

“１”等）を指定し、アドレスデータ（ＸＡ４）が奇数
である時、ＲＡＭ８のアドレスデータはＲＡＭ７のアド
レスデータより１多い隣りのアドレスデータが入力し、
前述した第３図（ｄ）の斜線で示すように、ＲＡＭ７及
び８のワードを指定する。

また、アドレスマルチプレクサ１３．１４のＹアドレス
データはＹアドレスラッチ部１１からアドレスバスｋを
介して入力する。

一方、同図に示すフレームメモリ書込み制御装置は、コ
ンピュータ等の外部機器からＣＰＵを介してデータバス
線ｄ、コントロールバス線Ｃ１、アドレスバス線ａに接
続されている。上述のコンピュータは、文字コードやグ
ラフィックコード、及び制御データを本実施例のフレー
ムメモリ書込み制御装置のＣＰＵへ出力する。コンピュ
ータから入力する上述のコードやデータの中で文字コー
ド、グラフィックコードは図示しないキャラクタジェネ
レータ等でパターンデータに変換された後ＣＰＵの制御
により書込みデータバッファ３へ出力される。書込みデ
ータバッファ３ではＣＰＵから出力されるライト信号に
従って１ワード（１６ビツト）のパターンデータがラッ
チされ、このデータがバレルシフタ４へ送り出される。

また、上述のパターンデータを前述のＲＡＭ７゜８へ書
込むアドレスを指定するためのＸアドレスデータ、Ｙア
ドレスデータはアドレスバスａ１データバスｄを介して
ＣＰＵから出力される。例えば、Ｙアドレスデータはデ
ータバスｄを介してＹアドレスランチ部１１へ出力され
る。またＸアドレスデータ（ＸＡＯ〜１１）の中で、Ｘ
アドレスデータ（ＸＡＯ〜３）はデータバスｄを介して
ＸＡＯ−３ラッチ部１０へ出力される。Ｘアドレス（Ｘ
Ａ４−１１）はアドレスバスａを介してＸＡ４−１１バ
フファ部１２へ出力される。このようにしてＹアドレス
ランチ部１１へ入力するアドレスデータ、及びＸＡ４−
１１バ、ファ部１２へ入力したＸアドレスデータ（ＸＡ
４−１１）は前述の様にアドレスマルチプレクサ１３，
１４、アダー１５へ出力されＲＡＭ７．８のアドレス指
定に用いられる。

一方、ＸＡＯ−３ラッチ部１０へ入力するＸアドレスデ
ータ（ＸＡＯ−３）はＣＰＵがら入力するＸアドレス（
ＸＡＯ−１１）の中の下位４ビツトであり、Ｘアドレス
データ（ＸＡ５−１１）の上位７ビツトで指定された１
ワード（１６ビツト）の中の各ビットの位置を指定する
。このＸアドレスデータ（ＸＡＯ−３）はＣＰＵからＸ
ＡＯ−３ランチ部１０へ出力される入出力（Ｉｌｏ）命
令によりバス線ｊを介してバレルシフタ４へ出力される
。バレルシフタ４には前述の様に書込みデータバッファ
３からパターンデータが１ワード毎にバス線Ｄｏを介し
て入力しており、また、ＸＡ４−１１バフファ部１２か
らＸアドレスデータ（ＸＡ４）も入力している。このＸ
アドレスデータ（ＸＡ４）は前述と同様、ここでもＲＡ
Ｍ７及び８ヘパターンデークの書込み指定位置がＣＰＵ
から見て偶数ワード内すなわちＲＡＭ８かまたは奇数ワ
ード内すなわちＲＡＭ７かを指示するデータである。但
し、このバレルシフタ４ではＸアドレスデータ（ＸＡ４
）が奇数、即ち“１”であれば入力するパターンデータ
を＋１するのではなく１ワ一ド分シフトする。即ち、Ｘ
Ａ４−“１”であればバレルシフタ４のシフト数が＋１
６に設定される。

ここで、バレルシフタ４の機能構成を第２図を用いて説
明する。例えば同図に示す例は、入力するデータをＳビ
ットシフトさせることを示す図である。また、バレルシ
フタ４の出力は３２ピントで構成され、１６ビツトごと
に別々に出力部３１゜３２で構成されている。書込みデ
ータバッファ３から出力されるパターンデータ　（１６
ビント）Ｄ。

〜Ｄ＋５は入力部３０に入力し、このパターンデータを
ＸＡＯ−３ラッチ部１０から入力するＸアドレスデータ
（ＸＡＯ−ＸＡ３）　　０１０１″及びＸアドレスデー
タ（ＸＡ４）　　“０”によって６ビツトシフトする。

従って、この場合出力部３１からはシフトされたビット
″０″〜“５″の６ビツト分の空白データとビット“６
”〜“１５”の１０ビット分の実データ（パターンデー
タ）が出力され、出力部３２からはシフトされたビット
“１６″〜“２１”の６ビツト分の実データとビット“
２２″〜″３１″の１０ビット分の空白が出力される。

そして、出力部３１のデータはバス線Ｄ＋を介して前述
のＯＲアレイ５へ出力される。また、出力部３２のデー
タはバス線Ｄ２を介して前述のＯＲアレイ６へ出力され
る。そして、前述のようにＯＲアレイ５，６では各々デ
ータをＲＡＭ７．８から入力するデータとＯＲ加算し、
ＲＡＭ７．８へ加算データを書込む。

一方、データセレクタ２はＯＲアレイ５，６と同様、Ｒ
ＡＭ７及び８から読出されたパターンデータが前述のバ
ス線Ｒｏ、Ｒ＋を介して入力する。

また、データセレクタ２には前述のＸＡ４−１１バッフ
ァ部１２からもＸアドレスデータＸＡ４のデータが入力
しており、このデータが奇数の時、即ち“１”の時には
ＲＡＭ７から入力するパターンデータを出力し、偶数の
時、即ち“０”の時にはＲＡＭ８から入力するパターン
データを出力する。即ち、ＲＡＭ７及び８からパターン
データを読出す際、Ｘアドレスが順次更新されていくに
従って（ワードが順次更新されるに従って）、Ｘアドレ
スＸ　Ａ　４４．）　”　Ｏ”−“１”−“０″＝・・
・と繰返しデータセレクタ２へ出力されるため、ＲＡＭ
７及び８から交互にパターンデータが読出される。

上述のようにして読出されたパターンデータはバス線り
、を介してバスドライバ１へ出力され、バスドライバ１
では入力するパターンデータを例えば１ワード毎にデー
タバスｄを介して図示しない印字部へ出力する。

以上のような構成のイメージメモリの書込み制御装置に
おいて、以下にその動作説明を行う。

まず、図示しないコンピュータ等から文字コードの形態
で入力し、前述のようにパターンデータに変換された後
、書込みデータバッファ３へ出力されると共に不図示の
ＣＰＵからのＩ１０命令がＸＡＯ−３ランチ部１０、Ｙ
アドレスラッチ部１１へ出力され、Ｘアドレスデータ（
ＸＡＯ〜１１）の中のＸアドレスバス−タ（Ｘへ〇〜３
）、Ｘアドレスデータが前述の様に書込まれる。

次に、アドレスバスａを介してＸアドレスデータ（ＸＡ
４〜１１）がＸＡ４−１１バ・ノファ部１２へ出力され
る。

次にライト信号がコントロールバスＣ１を介して入力す
ると、書込みデータバッファ３から１ワードのデータが
バレルシフタ４へ出力される。また、ＲＡＭコントロー
ラ９からアドレスマルチプレクサ１３．１４へ制御信号
を送る。この制御信号がアドレスマルチブレク＋１３．
１４へ加わると、アドレス・マルチプレクサ１３では、
アドレスバスβを通して入力するＲＡＭ７のＸアドレス
（ＸＡ５−１１）　、ＸアドレスをＲＡＭ７へ出力する
。アドレス・マルチプレクサ１４でも同様にＸアドレス
データをＹアドレスラッチ部１１から取込む。ここで、
ＲＡＭ７及び８のＸアドレスについては、■ワードのパ
ターンデータ全で同一ライン内であり、Ｘアドレスは同
一であるので同一アドレスデータで良いが、Ｘアドレス
については前述のバレルシフタ４を介して同時にＲＡＭ
７及び８に書込まれるパターンデータが偶数ワードから
奇数ワードへまたがる場合と、奇数ワードからＩＩη数
ワードへまたがる場合では、アドレスが変化する。この
アドレス操作は前述のアダー１５により行う。

このＸアドレスデータ（ＸＡ５〜１１）の指定をさらに
詳しく第４図ｆ８＋、　（ｂ）を用いて説明する。

第４図［ａ）は７ダー１５の動作を説明する図であり、
第４図（ｂ）はそのようなアダー１５の動作によりＲＡ
Ｍ７及び８の指定されるＸアドレス領域を説明する図で
ある。第４図（ａｌ、　（ｂ）においてＷｒ　ｉ　ｔｅ
またはＷはＲＡＭ７及び８ヘパターンデータを書込むこ
とを示し、ｌ１ｅａｄまたはＲはＲＡＭ７及び８からパ
ターンデータを読出すことを示す。

まず、ＲＡＭ７及び８へ書込まれるパターンデータの１
ワードがＲＡＭ７及び８のアドレスにおいて偶数ワード
から奇数ワードへまたがる場合を説明する。

この場合、書込まれる１ワードのＸアドレスデータ（Ｘ
Ａ５〜１１）が偶数（２ｍ）（ｍは整数）であるため、
Ｘアドレス（ＸＡ４）が０″でありアダー１５ではＸア
ドレスデータ（ＸＢ５−１１）として同一のＸアドレス
データ（ＸＡ５〜１１）をアドレスマルチプレクサ１４
へ出力する（第、４図（ａｌの■）。アドレスマルチプ
レクサ１４では、このＸアドレスデータ（ＸＢ５−１１
）の入力により、ＲＡＭ８に上述の１ワードのパターン
データを書込むアドレスをＸアドレスデータ（ＸＡ５−
１１）と同一の整数ｍとして指定する。

実際にはＲＡＭ７及び８の指定されたメモリ領域は第４
図（ｂ）に■で示すようにＲＡ　Ｍ　７が２ｍ＋１（フ
レームメモリ通し番号）でＲＡＭ８が２ｍ（フレームメ
モリ通し番号）の領域である。

次に、ＲＡＭ７及び８へ書込まれるパターンデータの１
ワードが奇数ワードから偶数ワードへまたがる場合を説
明する。

この場合、書込まれる１ワードのＸアドレスデータ（Ｘ
Ａ５〜１１）が奇数（２ｍ＋１）（ｍは整数）であるた
め、Ｘアドレス＜ＸＡ４）が“１”でありアダー１５で
はＸアドレスデータ（ＸＢ５−１１）としてＸアドレス
データ（Ｘへ５〜１１）に＋１したデータをアドレスマ
ルチプレクサ１４へ出力する（第４図（ａ）の■）。ア
ドレスマルチプレクサ１４では、このＸアドレスデータ
（ＸＢ５−１１）の入力により、ＲＡＭ８に上述の１ワ
ードのパターンデータを書込むアドレスをＸアドレスデ
ータ（ＸＡ５−１１）と異なる整数ｍ＋１として指定す
る。実際にはＲＡ　Ｍ　７及び８の指定されたメモリ領
域は第４図（ｂ）に■で示すようにＲＡＭ７が２ｍ＋１
でＲへＭＢが２ｍ＋２の領域である。

以上のようなＲＡＭ７及び８のアドレス指定は他の偶数
または奇数ワードにおいても同様に行われる。

上述のようにしてＲＡＭ７及び８に書込むべきパターン
データの１ワ一ド分のアドレスが指定されると、ＲＡＭ
コントローラ９は、ＲＡＳ（ＲｏｗＡｄｄｒｓｓ　５ｔ
ｒｏｂｅ　）信号、ＣＡ　Ｓ　（Ｃｏｌｕｍｎ　Ａｄｄ
ｒｅｓｓＳｔｒｏｂｅ　）信号、リード信号をＲＡＭ７
及びＲＡＬｉ　８に送り、指定したアドレスのデータを
データバスＲＯ及びデータバスＲ１を通してオア・アレ
イ５及びオア・アレイ６に出力させる。オア・アレイ５
は、ＲＡＭ８の出力とバレルシフタ４からの前述のパタ
ーンデータを、ビット単位でＯＲ加算してデータバスＷ
ｏへ出力する。オア・アレイ６も同様に、ＲＡＭ７の出
力したデータとバレルシフタ４からのデータを、ビット
単位でＯＲ加算してデータバスＷ１へ出力する。

ＲＡＭコントローラ９は、ライト信号をＲＡ　Ｍ７、Ｒ
ＡＭ８へ送り、オア・アレイ７及びオア・アレイ８のＯ
Ｒ加算の結果を、それぞれＲＡＭ７、ＲＡＭ８に書き戻
す。

このようにして画像情報データの連続する２ワードは、
ＲＡＭ７及びＲＡＭ８から同時に、それぞれオア・アレ
イ６及びオア・アレイ５に読出され、書込データとオア
・アレイ６、オア・アレイ５で同時に重ね書きされ、Ｒ
Ａ　Ｍ　７及びＲＡＭ８に同時に書き戻される。

本回路によればこのように、連続する２ワードへの重ね
書きが１回のメモリアクセスで可能となる。すなわち、
バレルシフタ４で１６ピント毎の２つに分けたデータを
同時にＯＲアレイ５及び６へ出力し、ＲＡＭ７及び８の
２つのメモリ領域に同時に書込むことができる。このこ
とは、ＲＡＭ７及び８のメモリ領域を２つに分け、前述
のようにアダー１５等により別々にアドレスできるよう
にしたためである。

一方、ＲＡＭ７及び８に書込まれているパターンデータ
を図示しない印字部等へ読出す場合には、アドレス処理
はほぼ同様であるが、アダー１５へのアドレスバスｌを
介して入力するアドレスデータ（ＸＡ５−１１）とＸア
ドレスＸＡ４の加算処理は行われず、第４図（ａ）の■
、■に示すようにアドレス・マルチプレクサ１３と１４
には、同一のＸアドレスが入力する。

そしてリード信号が加わるとＲＡＭコントローラ９は、
書込みの場合と同様に、制御信号をアドレス・マルチプ
レクサ１３．１４に送った後、ＲＡ　Ｓ　（Ｒｏｗ　　
Ａｄｄｒｅｓｓ　５ｔｒｏｂｅ　）信号、ＣＡＳ（Ｃ。

ｌｕｍｎ　Ａｄｄｒｅｓｓ　５ｔｒｏｂｅ　）信号、リ
ード信号をＲＡＭ７とＲＡＭ８に送り、該当アドレスの
データをデータバスＲＧ及びデータバスＲ＋上へ出力さ
せる。

データセレクタ２は、アドレス（ＸＡ４）のデータが偶
数、すなわち“０”であれば、データバスＲａを、Ｘア
ドレスデータ（ＸＡ４）が奇数すなわち“１”であれば
データバスＲ１を、データバスＤｓに接続する。また、
バスドライバ１には、この時リード信号が加えられてお
り、データバスＤ３とデータバスｄを？Ｕ　続している
。従って、Ｘアドレスデータ（ＸＡ４）の信号が５０”
であれば、ＲＡＭ８カ）ら続出したデータが、Ｘアドレ
スデータ（ＸＡ４）が１″であればＲＡＭ７から読出さ
れたデータがデータバスｄ上に出力され外部の図示しな
い印字部に送られる。

以上のように、本実施例のフレームメモリの害込み制御
装置によれば、ＩＷＯＲＤのデータをフレームメ、そり
に書込む際に、本来フレームメモリ（ＲＡＭ７及び８）
にあるワード境界に関係なく任意の位置を指定して書込
むことができ、この際、従来のように書込みデータをフ
レームメモリのワード境界に合わせて２つに分け、一方
の書込後、再度アドレスを指定して、他方のパターンデ
ータを書込むことなく、バレルシフタ４で１６ビノト毎
の２つに分けたデータを同時に○Ｒアレイ５及び６へ出
力し、ＲＡＭ７及び８の２つのメモリ領域に同時に書込
むことができるものである。

〔発明の効果〕

本発明によれば、フレームメモリのワード境界にまたが
るデータの書込みが一回のメモリアクセスで行うことが
できる。従ってその結果としてデータの書込みが、従来
より高速に行える。このことは、画面の重ね書きや、画
面の切り出しを行う画像表示処理のように、フレームメ
モリの位置指定がワード単位でなくビット単位で行われ
る頻度が高い場合、処理効率の向上に非常に有効である
。

【図面の簡単な説明】

第１図は、本発明の実施例の回路図、第２図は、バレルシフタのビットシフトの方法の具体的
な構成図、第３図（ａ）は、画像データとフレームメモリとの対応
図、第３図（ｂｌは、フレームメモリ上の１ワードのビット
ｔＲ成図、第３図（Ｃ）ば、フレームメモリ上の連続する２ワード
のｔＲ八へ、第３図（ｄ）は、連続する１ｉｊｉｉ像データを２つの
ランダム・アクセス・メモリに分割して記憶する本発明
の実施例の構成図、第４図（ａｌはアダーの動作を説明する構成図、第４図
（ｂ）はアダーの第５図に示すす１作により同時に指定
されるＲＡＭのメモリ領域を示す構成図、第５図（ａ）
は、従来のフレームメモリのワード境界に書込データを
書く構成図、第５図ｆｂｌは、従来のシフトレジスタを用いたピント
シフトによりフレームメモリにデータを書込む構成図、築５図（Ｃ１は、従来のバレルシフタを用いたビットシ
フトによりフレームメモリにデータを書込む構成図であ
る。１・・・パスドライバ、２・・・データ・セレクタ、４・・・バレルシフタ、５・・・オア・アレイ、６・・・オア・アレイ、７・・・ランダム・アクセス・メモリ、８・・・ランダ
ム・アクセス・メモリ、９・・・ＲＡＭ・コントローラ
、１３・・・アドレス・マルチプレクサ、１４・・・アド
レス・マルチプレクサ、１５・・・アダー、３０・・・書込データ、３１．３２・・・オア・アレイ。特許出願人　　カシオ計算機株式会社同　　　上　　カシオ電子工業株式会社第２図Ｙ（Ｏ）（ｂ）（Ｃ）（ｄ）（ｂ）

Claims

【特許請求の範囲】

画像データが入力する複数の記憶手段と、該記憶手段の
所定メモリ領域を一括指定し該所定メモリ領域の隣り合
う所定メモリ領域を同時に指定するアドレス指定手段と
、該アドレス指定手段で同時に指定されるメモリ領域間
にまたがる書込みデータを該書込みデータに空白データ
が付加された２所定メモリ領域の画像データに変換する
変換手段と、該変換手段から出力されるデータに前述の
アドレス指定手段で指定された前記記憶手段のデータを
オア加算する加算手段とを有することを特徴とするフレ
ームメモリの書込み制御装置。