JPS63244254A - インタ−フエ−ス装置 - Google Patents
インタ−フエ−ス装置Info
- Publication number
- JPS63244254A JPS63244254A JP7618687A JP7618687A JPS63244254A JP S63244254 A JPS63244254 A JP S63244254A JP 7618687 A JP7618687 A JP 7618687A JP 7618687 A JP7618687 A JP 7618687A JP S63244254 A JPS63244254 A JP S63244254A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- peripheral lsi
- access
- access signal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は非同期系のＣＰＵと同期系の周辺ＬＳＩとの
インターフェース装置に関する。
インターフェース装置に関する。
（従来の技術）
一般に、非同期系（例えばザイログ社によるＺ８０系”
）ＣＰＵと、クロックと同期してデータの入出力を行な
う同期系（例えばモトローラ社による６８系）周辺ＬＳ
Ｉがメモリ領域を共有する場合には、ＣＰＵ側に優先権
を持たせる場合と、周辺ＬＳＩ側に優先権を持たせる場
合がある。
）ＣＰＵと、クロックと同期してデータの入出力を行な
う同期系（例えばモトローラ社による６８系）周辺ＬＳ
Ｉがメモリ領域を共有する場合には、ＣＰＵ側に優先権
を持たせる場合と、周辺ＬＳＩ側に優先権を持たせる場
合がある。
ＣＰＵ側に優先権を持たせた場合には、ＣＰＵがメモリ
領域をアクセスしている期間には周辺ＬＳＩがメモリ領
域をアクセスすることができず、メモリ領域に対する処
理が中断される。また、周辺ＬＳＩ側に優先権を持たせ
た場合には、周辺ＬＳＩがメモリ領域に対して一連の処
理を実行している期間、ＣＰＵは待ち状態にあり、メモ
リ領域の処理が中断される。
領域をアクセスしている期間には周辺ＬＳＩがメモリ領
域をアクセスすることができず、メモリ領域に対する処
理が中断される。また、周辺ＬＳＩ側に優先権を持たせ
た場合には、周辺ＬＳＩがメモリ領域に対して一連の処
理を実行している期間、ＣＰＵは待ち状態にあり、メモ
リ領域の処理が中断される。
このため、例えば周辺ＬＳＩが表示用コントローラの場
合には、前者の場合表示画面にノイズが現われ、後者の
場合ＣＰＵの処理スピードが著しく遅くなる。
合には、前者の場合表示画面にノイズが現われ、後者の
場合ＣＰＵの処理スピードが著しく遅くなる。
（発明が解決しようとする問題点）
この発明は上記のような点に鑑みなされたもので、従来
では周辺ＬＳＩに優先権を持たせるとＣＰＵの処理速度
が著しく遅くなる点を改善し、ＣＰＵの処理速度を維持
した状態で、周辺ＬＳＩに優先権を持たせることを可能
とするインターフェース装置を提供することを目的とす
る。
では周辺ＬＳＩに優先権を持たせるとＣＰＵの処理速度
が著しく遅くなる点を改善し、ＣＰＵの処理速度を維持
した状態で、周辺ＬＳＩに優先権を持たせることを可能
とするインターフェース装置を提供することを目的とす
る。
［発明の構成コ
（問題点を解決するための手段と作用）この発明による
インターフェース装置にあっては、非同期系ＣＰＵと同
期系周辺ＬＳＩとのインターフェース装置において、前
記ＣＰＵからのアクセス信号と前記周辺ＬＳＩからのア
クセス信号との位相関係を検出する検出手段と、前記Ｃ
ＰＵのアクセスタイミングと前記周辺ＬＳＩのアクセス
タイミングが重複する場合において前記検出手段で検出
された位相関係が所定の位相関係にある場合には前記Ｃ
ＰＵのアクセス信号をそのアクセス期間内でしかも前記
周辺ＬＳＩのディスイネーブル期間に再発生し、その所
定の位相関係にない場合には前記ＣＰＵにウェイト崇サ
イクルを設定して前記周辺ＬＳＩのディスイネーブル期
間に前記ＣＰＵのアクセス信号を再発生する発生手段と
を具備したものである。
インターフェース装置にあっては、非同期系ＣＰＵと同
期系周辺ＬＳＩとのインターフェース装置において、前
記ＣＰＵからのアクセス信号と前記周辺ＬＳＩからのア
クセス信号との位相関係を検出する検出手段と、前記Ｃ
ＰＵのアクセスタイミングと前記周辺ＬＳＩのアクセス
タイミングが重複する場合において前記検出手段で検出
された位相関係が所定の位相関係にある場合には前記Ｃ
ＰＵのアクセス信号をそのアクセス期間内でしかも前記
周辺ＬＳＩのディスイネーブル期間に再発生し、その所
定の位相関係にない場合には前記ＣＰＵにウェイト崇サ
イクルを設定して前記周辺ＬＳＩのディスイネーブル期
間に前記ＣＰＵのアクセス信号を再発生する発生手段と
を具備したものである。
上記構成のインターフェース装置にあっては、ＣＰＵか
らのアクセス信号と周辺ＬＳＩからのアクセス信号との
位相関係に応じた最適なタイミングでＣＰＵからのアク
セス信号を再発生することができ、ＣＰＵの処理速度を
維持した状態で周辺ＬＳＩに優先権を持たせることが可
能となる。
らのアクセス信号と周辺ＬＳＩからのアクセス信号との
位相関係に応じた最適なタイミングでＣＰＵからのアク
セス信号を再発生することができ、ＣＰＵの処理速度を
維持した状態で周辺ＬＳＩに優先権を持たせることが可
能となる。
（実施例）
以下、図面を参照してこの発明の一実施例を説明する。
非同期系ＣＰＵとしてＺ８０Ａ （ザイログ社のマイク
ロプロセッサ、クロックφ−４ＭＨｚ）、同期系周辺Ｌ
ＳＩとしてＣＲＴコントローラ（クロックＣＬＫ−２Ｍ
Ｈｚ）を例にとり、それぞれのクロックが同期している
場合について説明する。
ロプロセッサ、クロックφ−４ＭＨｚ）、同期系周辺Ｌ
ＳＩとしてＣＲＴコントローラ（クロックＣＬＫ−２Ｍ
Ｈｚ）を例にとり、それぞれのクロックが同期している
場合について説明する。
第１図は、ＣＰＵの表示メモリ領域へのアクセス動作を
示している。ＣＰＵは、メモリリクエスト信号ＭＲＥＱ
がＬ”の期間にメモリをアクセスし、ＣＲＴコントロー
ラはクロックＣＬＫが“Ｈ”の期間にメモリをアクセス
する。従って、第１図においてＡとして示されている期
間においては、ＣＰＵのアクセスタイミングとコントロ
ーラのアクセスタイミングとの間に衝突が起こる。
示している。ＣＰＵは、メモリリクエスト信号ＭＲＥＱ
がＬ”の期間にメモリをアクセスし、ＣＲＴコントロー
ラはクロックＣＬＫが“Ｈ”の期間にメモリをアクセス
する。従って、第１図においてＡとして示されている期
間においては、ＣＰＵのアクセスタイミングとコントロ
ーラのアクセスタイミングとの間に衝突が起こる。
この衝突は、メモリリクエスト信号ＭＲＥＱをＭＲＥＱ
’のようにクロックＣＬＫが“Ｌ”になるまで“Ｈ”レ
ベルを保持する信号にすることにより防ぐことができる
。この場合、メモリリクエスト信号のセットアツプ時間
は短くなるが、アクセスタイムの短いメモリの使用によ
り充分に対応可能である。
’のようにクロックＣＬＫが“Ｌ”になるまで“Ｈ”レ
ベルを保持する信号にすることにより防ぐことができる
。この場合、メモリリクエスト信号のセットアツプ時間
は短くなるが、アクセスタイムの短いメモリの使用によ
り充分に対応可能である。
また、クロックＣＬＫとメモリリクエスト信号が第２図
に示すような位相関係にある場合には、前記のようなメ
モリリクエスト信号ＭＲＥ Ｑ’を発生させると、Ｂの
期間で衝突が起こるが、第３図のようなＷＡ Ｉ Ｔ信
号を発生させ、ＣＰＵに１サイクルのウェイトをかけて
、メモリリクエスト信号ＭＲＥ Ｑ’をクロックＣＬＫ
が“Ｌ“になるまで“Ｈ“レベルを保持する信号にする
ことにより衝突を回避することができる。
に示すような位相関係にある場合には、前記のようなメ
モリリクエスト信号ＭＲＥ Ｑ’を発生させると、Ｂの
期間で衝突が起こるが、第３図のようなＷＡ Ｉ Ｔ信
号を発生させ、ＣＰＵに１サイクルのウェイトをかけて
、メモリリクエスト信号ＭＲＥ Ｑ’をクロックＣＬＫ
が“Ｌ“になるまで“Ｈ“レベルを保持する信号にする
ことにより衝突を回避することができる。
ＣＰＵがメモリをアクセスする場合、第１図または第３
図のいずれかのタイミングになるので、インターフェー
ス装置が前記のようなそれぞれのタイミングに応じたメ
モリリクエスト信号ＭＲＥＱ’を再発生することにより
衝突を避けることができる。
図のいずれかのタイミングになるので、インターフェー
ス装置が前記のようなそれぞれのタイミングに応じたメ
モリリクエスト信号ＭＲＥＱ’を再発生することにより
衝突を避けることができる。
第４図は前記メモリリクエスト信号ＭＲＥ Ｑ’とＷＡ
Ｉ Ｔ信号を発生するインターフェース装置の具体的
な構成の一例を示すもので、このインターフェース装置
を第１図と第３図のタイミングが連続して発生した場合
が示されている第５図のタイミングチャートを併用して
説明する。
Ｉ Ｔ信号を発生するインターフェース装置の具体的
な構成の一例を示すもので、このインターフェース装置
を第１図と第３図のタイミングが連続して発生した場合
が示されている第５図のタイミングチャートを併用して
説明する。
Ｄフリップフロップ１１のデータ入力端子りには、ＣＰ
Ｕからのメモリリクエスト信号ＭＲＥＱが供給され、そ
のクロック入力端子にはＣＰＵ側のクロックφが供給さ
れる。このＤフリップ、フロップＨの出力端子Ｑからの
出力は、クロック入力端子１Ｚ ＣＰ Ｕ側のクロック
φが供給されるＤフリップフロップ１２のデータ人力り
に供給され、Ｄフリップフロップ１１の反転出力端子ζ
からの出力信号Ｓｌは３人力ナントゲートｎａｌの１つ
の入力と、２人力ナントゲートｎａ２の一方の入力に供
給される。
Ｕからのメモリリクエスト信号ＭＲＥＱが供給され、そ
のクロック入力端子にはＣＰＵ側のクロックφが供給さ
れる。このＤフリップ、フロップＨの出力端子Ｑからの
出力は、クロック入力端子１Ｚ ＣＰ Ｕ側のクロック
φが供給されるＤフリップフロップ１２のデータ人力り
に供給され、Ｄフリップフロップ１１の反転出力端子ζ
からの出力信号Ｓｌは３人力ナントゲートｎａｌの１つ
の入力と、２人力ナントゲートｎａ２の一方の入力に供
給される。
また、Ｄフリップフロップ１３のデータ入力端子りには
、コントローラ側のクロックＣＬＫが供給され、そのク
ロック入力端子にはＣＰＵ側のクロックφが供給される
。このＤフリップフロップ１３の反転出力端子ζからは
信号Ｓ３が出力され、この信号Ｓ３はナントゲートｎａ
ｌの残りの２人力のうちの一方の入力に供給される。こ
のナントゲートｎａｌの残りのもう一つの入力には、前
記Ｄフリップフロップ１２の出力端子Ｑから信号Ｓ２が
供給される。
、コントローラ側のクロックＣＬＫが供給され、そのク
ロック入力端子にはＣＰＵ側のクロックφが供給される
。このＤフリップフロップ１３の反転出力端子ζからは
信号Ｓ３が出力され、この信号Ｓ３はナントゲートｎａ
ｌの残りの２人力のうちの一方の入力に供給される。こ
のナントゲートｎａｌの残りのもう一つの入力には、前
記Ｄフリップフロップ１２の出力端子Ｑから信号Ｓ２が
供給される。
したがって、ナントゲートｎａｌの出力は、信号Ｓ１、
Ｓ２、Ｓ３が全て“Ｈ″の時に“Ｌ”となりＷＡ Ｉ
Ｔ信号としてＣＰＵに送られる。そして、このＷＡ Ｉ
Ｔ信号が“Ｈ”に立上ってから１サイクルの期間ＣＰ
Ｕにはウェイト・サイクルＴｗが設定される。
Ｓ２、Ｓ３が全て“Ｈ″の時に“Ｌ”となりＷＡ Ｉ
Ｔ信号としてＣＰＵに送られる。そして、このＷＡ Ｉ
Ｔ信号が“Ｈ”に立上ってから１サイクルの期間ＣＰ
Ｕにはウェイト・サイクルＴｗが設定される。
また、ナントゲートｎａｌの出力は、ナントゲートｎａ
２の他方の入力にも供給される。このナントゲートｎａ
２の出力信号Ｓ４は、一方の入力にコントローラ側のク
ロックＣＬＫが供給されているオアゲートｏｒｌの他方
の入力に供給され、このオアゲートｏｒｌからの出力信
号が実際のメモリリクエスト信号ＭＲＥＱ’ としてメ
モリに送られる。また、オアゲー） ｏｒｌの出力は、
一方の入力に読み出し信号ＲＤが供給されるオアゲート
ｏｒ２の他方の入力と、一方の入力に書込み信号ＷＲが
供給されるオアゲートｏｒ３の他方の入力にそれぞれ供
給され、オアゲートｏｒ２および０「３の出力は、それ
ぞれ実際の読み出し信号ＲＤ’および書込み信号ＷＲ’
としてメモリに送られる。
２の他方の入力にも供給される。このナントゲートｎａ
２の出力信号Ｓ４は、一方の入力にコントローラ側のク
ロックＣＬＫが供給されているオアゲートｏｒｌの他方
の入力に供給され、このオアゲートｏｒｌからの出力信
号が実際のメモリリクエスト信号ＭＲＥＱ’ としてメ
モリに送られる。また、オアゲー） ｏｒｌの出力は、
一方の入力に読み出し信号ＲＤが供給されるオアゲート
ｏｒ２の他方の入力と、一方の入力に書込み信号ＷＲが
供給されるオアゲートｏｒ３の他方の入力にそれぞれ供
給され、オアゲートｏｒ２および０「３の出力は、それ
ぞれ実際の読み出し信号ＲＤ’および書込み信号ＷＲ’
としてメモリに送られる。
このような回路構成により、実際のメモリリクエスト信
号ＭＲＥ Ｑ’ は、クロックＣＬＫがＬ。
号ＭＲＥ Ｑ’ は、クロックＣＬＫがＬ。
の期間すなわちコントローラ（周辺ＬＳ Ｉ）のディス
イネーブル期間でのみ発生させることができ、ＣＰＵの
処理速度を維持した状態でコントローラに優先権を持た
せることが可能となる。
イネーブル期間でのみ発生させることができ、ＣＰＵの
処理速度を維持した状態でコントローラに優先権を持た
せることが可能となる。
同様に、Ｉ１０領域へのアクセス動作の場合も第４図と
同じ回路構成でインターフェースすることが可能である
。この場合のタイミングチャートは第６図のようになる
。
同じ回路構成でインターフェースすることが可能である
。この場合のタイミングチャートは第６図のようになる
。
この図において、ｌ０ＲＱはＣＰＵからの！１０リクエ
スト信号であり、ｌ０ＲＱ’はこのインターフェース装
置によって再発生される実際のＩ１０リクエスト信号で
ある。
スト信号であり、ｌ０ＲＱ’はこのインターフェース装
置によって再発生される実際のＩ１０リクエスト信号で
ある。
［発明の効果］
以上のようにこの発明によれば、ＣＰＵの処理速度を維
持した状態で周辺ＬＳＩに優先権を持たせることが可能
となる。
持した状態で周辺ＬＳＩに優先権を持たせることが可能
となる。
第１図乃至第３図はこの発明のインターフェース装置の
原理を説明するための図、第４図は前記インターフェー
ス装置の具体的な回路構成の一例を示す回路図、第５図
および第６図は第４図に示した回路の動作を説明するタ
イミングチャートである。 １１〜１３・・・Ｄフリップ７０ツブ、ｎａｌ 、 ｎ
ａ２・・・ナントゲート、ｏｒ１〜０「３・・・オアゲ
ート。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 ＣＰＵステート １ 土 Ｉ Ｔ２１
’ｒｗｌ ：ｒ３＋第３図 蒲・ ″ 第５図
原理を説明するための図、第４図は前記インターフェー
ス装置の具体的な回路構成の一例を示す回路図、第５図
および第６図は第４図に示した回路の動作を説明するタ
イミングチャートである。 １１〜１３・・・Ｄフリップ７０ツブ、ｎａｌ 、 ｎ
ａ２・・・ナントゲート、ｏｒ１〜０「３・・・オアゲ
ート。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 ＣＰＵステート １ 土 Ｉ Ｔ２１
’ｒｗｌ ：ｒ３＋第３図 蒲・ ″ 第５図
Claims (1)
- 【特許請求の範囲】 非同期系ＣＰＵと同期系周辺ＬＳＩとのインターフェー
ス装置において、 前記ＣＰＵからのアクセス信号と前記周辺 ＬＳＩからのアクセス信号との位相関係を検出する検出
手段と、 前記ＣＰＵのアクセスタイミングと前記周辺ＬＳＩのア
クセスタイミングが重複する場合において前記検出手段
で検出された位相関係が所定の位相関係にある場合には
前記ＣＰＵのアクセス信号をそのアクセス期間内でしか
も前記周辺ＬＳＩのディスイネーブル期間に再発生し、
その所定の位相関係にない場合には前記ＣＰＵにウェイ
ト・サイクルを設定し、前記周辺ＬＳＩのディスイネー
ブル期間に前記ＣＰＵのアクセス信号を再発生する発生
手段とを具備することを特徴とするインターフェース装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7618687A JPS63244254A (ja) | 1987-03-31 | 1987-03-31 | インタ−フエ−ス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7618687A JPS63244254A (ja) | 1987-03-31 | 1987-03-31 | インタ−フエ−ス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244254A true JPS63244254A (ja) | 1988-10-11 |
| JPH0560626B2 JPH0560626B2 (ja) | 1993-09-02 |
Family
ID=13598092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7618687A Granted JPS63244254A (ja) | 1987-03-31 | 1987-03-31 | インタ−フエ−ス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63244254A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116059A (ja) * | 1983-11-29 | 1985-06-22 | Fujitsu Ltd | バス制御方式 |
-
1987
- 1987-03-31 JP JP7618687A patent/JPS63244254A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116059A (ja) * | 1983-11-29 | 1985-06-22 | Fujitsu Ltd | バス制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0560626B2 (ja) | 1993-09-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |