JPH03211655A - 多段ウェイト制御中央処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多段ウェイト制御中央処理装置に関し、特に周
辺装置のデータの書込制御、読出制御時のウェイト制御
を行う中央処理装置に関する。

〔従来の技術〕

従来の中央処理装置では、周辺装置を構成する周辺ＬＳ
Ｉ等のデータ処理速度に合わせるため、ライト信号、リ
ード信号のアクティブな部分にだけウェイトを挿入して
いた。

〔発明が解決しようとする課題〕

上述した周辺ＬＳＩには、データを書込む場合、ライト
信号がアクティブからインアクティブになるときにデー
タを取込むものや、データを読、出す場合、リード信号
がアクティブになるとデータ出力を開始しインアクティ
ブになるとデータ出力を停止するものがある。

低速な中央処理装置用に開発されたこのような周辺ＬＳ
Ｉを高速な中央処理装置を用いて制御する場合に、例え
ば、中央処理装置から周辺ＬＳＩにデータを書込むとき
、ライト信号がインアクティブになってからのデータの
保持時間が周辺ＬＳＩが必要とする時間より短かく、書
込操作を正常に行うことができない場合がある。また、
これとは逆に中央処理装置が周辺ＬＳＩからデータを読
出すとき、リード信号がインアクティブになってから周
辺ＬＳＩのデータ出力が停止するまでの時間が長く、中
央処理装置の次のバスサイクルの処理を妨害する場合が
ある。

これらの場合に、高速な中央処理装置用の周辺ＬＳＩを
開発し直すか、または中央処理装置と周辺ＬＳＩとの間
に、書込データを保持する回路やバスサイクルを停止さ
せる回路かあるいはライト信号及びリード信号のインア
クティブを早めた信号を作成する回路を設けなければな
らなし）とし１う欠点がある。

本発明の目的は、外部にタイミング調整用の回路を設け
ることなく、速度の遅い周辺ＬＳＩから構成される装置 ウェイト制御中央処理装置を提供することにある。

〔課題を解決するための手段〕

本発明の多段ウェイト制御中央処理装置は、周辺装置の
データの書込制御，読出制御時のウェイトＭ御を行う中
央処理装置において、前記周辺装置へのライト信号及び
リード信号のアクティブ部分に対するウェイト時間に対
応するウェイト値を格納する第１のウェイト値格納手段
と、前記ライト信号及び前記リード信号のインアクティ
ブ部分に対するウェイト時間に対応するウェイト値を格
納する第２のウェイト値格納手段と、前記第１及び第２
のウェイト値格納手段に格納されたウェイト値のそれぞ
れに対応する時間のウェイトを、前記ライト信号並びに
前記リード信号のアクティブ部分及びインアクティブ部
分にそれぞれ挿入するウェイト制御手段とを備えている
。

〔実施例〕

次に図面を参照して本発明を詳細に説明する。

第１図は本発明の一実施例を示すブロック図である。本
実施例の多段ウェイト制御中央処理装置１は、全体を制
御する制御回路２と、制御回路２のウェイトを制御する
ウェイト制御回路３と、周辺ＬＳＩで構成された入出力
装置やメモリ装置等の周辺装置６とバスラを介して接続
されるバスインタフェース回路４とを備えている。

ウェイト制御回路３は、ライト信号，リード信号のアク
ティブな部分に対する周辺装置６（周辺ＬＳＩ）の種類
ごとのウェイト値（ウェイトするクロック数）を格納す
るアクティブ用ウェイトレジスタ３１と、同様にインア
クティブな部分に対する周辺装置６の種類ごとのウェイ
ト値を格納するインアクティブ用ウェイトレジスタ３２
と、ウェイト値の減算カウントをするウェイトカウンタ
３３とを有しているや 次に動作を説明する。

あらかじめ、制御回路２により、ウェイト制御回路３の
アクティブ用ウェイトレジスタ３１，インアクティブ用
ウェイトレジスタ３２に周辺装置６の種類ごとの必要と
するウェイト時間に対応するウェイト値（タロツク数）
を格納しておく。

制御回路２は、バスインタフェース回路４を介して周辺
袋Ｗ６に対しデータの書込制御．読出制御を行なうとき
、現在行われているバスサイクルの種別（周辺装置６の
種類）をウェイト制御回路３に通知する．ウェイト制御
回路３は、ウェイト開始する時刻になると、制御回路２
にホールドの指示を出し、ウェイトカウンタ３３に対応
するアクティブ用ウェイトレジスタ３１またはインアク
ティブ用ウェイトレジスタ３２のウェイト値をウェイト
カウンタ３３に書写す．そしてクロックごとにウェイト
カウンタ３３のウェイト値を“１″ずつ減算し、“０“
になると、制御回路２へのホールドの指示を止める．制
御回路２はホールドの指示が出されている間、処理を一
時停止する。

第２図はライト信号．リード信号がインアクティブにな
った後にウェイトを挿入する場合のタイミングの一例を
示す図である。

第２図に従って書込制御時の各部信号の動作タイミング
を説明する．多段ウェイト制御中央処理装置１のバスイ
ンタフェース回路４からバスラ上に、周辺装置６を指定
するアドレス信号（Ｔ１）とアドレスラッチイネーブル
信号（Ｔ２）と力τ出力され、１７０ツク（ＴＯ）遅れ
てデータ（Ｔ３）とライト信号（Ｔ４）とが出力される
。指定された周辺装置６の周辺ＬＳＩは書込みを行う場
合、Ｔ５で示されるように、ライト信号（Ｔ４）がイン
アクティブになって（時刻ｔＯ）力）ら時刻Ｌ２までの
間入力データが保持されて１）る必要力（あり、ここで
ウェイトを挿入しないと、時刻ｔｌ＆こデータ（Ｔ３）
が消滅してしまり）正常な書込み力くできなくなる。そ
のため、時刻ｔｌ以前番二ウェイトを１７０ツク分挿入
すると、データ（Ｔ３）力（時刻ｔ３まで延長されるの
で、周辺ＬＳＩへの正常な書込みができる。

次に、上記と同様に第２図に従って読出Ｉ制御時の各部
信号の動作タイミングを説明する。多段ウェイト制御中
央処理装置１の）（スインタフエース回路４からバスラ
上に、周辺装置６を指定するアドレス信号（Ｔ１）とア
ドレスラ・ｙチイネーブｌし信号（Ｔ２）とが出力され
、１７０・ツク（ＴＯ）遅れてリード信号（上記ライト
信号と同じ＜７４で示される）が出力される。指定され
た周辺装置６の周辺ＬＳＩは読出しを行う場合、リード
信号（Ｔ４）がアクティブになってからデータ（上記入
力データと同じ＜Ｔ５で示される）を出力し、インアク
ティブになって（時刻ｔＯ）から出力を停止する（時刻
ｔ２）。ここで、ウェイトを挿入しないと、次のバスサ
イクルが時刻Ｌ１から始まり周辺ＬＳＩのデータ（Ｔ５
）がそのバスサイクルの動作を妨害する。そこで、時刻
Ｌ１以前にウェイトを１クロック分挿入すると、次のバ
スサイクルの開始が時刻し３まで延長されるので、デー
タ（Ｔ５）に妨害されずに正常な動作を行うことができ
る。

〔発明の効果〕

以上説明したように本発明は、ライト信号、リード信号
のインアクティブな部分にもウェイトを挿入することに
より、外部にタイミング調整用の回路を設けることなく
、速度の遅い周辺ＬＳＩから構成される装置 いう効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
ライト信号，リード信号がインアクティブになった後に
ウェイトを挿入する場合のタイミングの一例を示す図で
ある。 １・・・多段ウェイト制御中央処理装置、２・・・制御
回路、３・・・ウェイト制御回路、４・・・バスインタ
フェース回路、５・・・バス、６・・・周辺装置、 ３１・・・アクティブ用ウェイトレジスタ、３２・・・
インアクティブ用ウェイトレジスタ、３３・・・ウェイ
トカウンタ。

Claims (1)

【特許請求の範囲】
1. 周辺装置のデータの書込制御、読出制御時のウェイト制
   御を行う中央処理装置において、前記周辺装置へのライ
   ト信号及びリード信号のアクティブ部分に対するウェイ
   ト時間に対応するウェイト値を格納する第１のウェイト
   値格納手段と、前記ライト信号及び前記リード信号のイ
   ンアクティブ部分に対するウェイト時間に対応するウェ
   イト値を格納する第２のウェイト値格納手段と、前記第
   １及び第２のウェイト値格納手段に格納されたウェイト
   値のそれぞれに対応する時間のウェイトを、前記ライト
   信号並びに前記リード信号のアクティブ部分及びインア
   クティブ部分にそれぞれ挿入するウェイト制御手段とを
   備えていることを特徴とする多段ウェイト制御中央処理
   装置。