JPS63244399A - 半導体メモリの検査方法および回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリセルがマトリックス状にまたメモリセ
ルに関して等しい偶数のブロックのなかに配置されてお
り、そのメモリセルが各ブロックのなかでワード線およ
びビット線を介してアドレス指定可能であり、そのビッ
ト線が各ブロックのなかで第１および第２のビット線半
部に分割されており、その際に両ビット線半部が評価回
路と接続されており、そのブロックがそれぞれ対をなし
て第１および第２のブロックとして、各任意のプロック
内部のアドレスのもとに両ブロックのなかでそれぞれ１
つのメモリセルがアドレス指定可能であるように、互い
に対応付けられており、こうしてアドレス指定可能なメ
モリセルが対応するアドレスとみなされ、対応するメモ
リセルに付属のビット線が対応するビット線とみなされ
、対応するメモリセルに付属のワード線が対応するワー
ド線とみなされる半導体メモリの検査のための方法およ
び回路装置に関するものである。

〔従来の技術〕

半導体メモリのなかのメモリセルの数の増大に伴い、近
年、半導体メモリを検査するために非常に長い検査時間
を必要とするようになってきた。

たとえば４ｋＢのメモリ容量を有するＤＲＡＭは以前は
（使用される検査パターンの種類および数ならびに他の
検査条件に関係して）３ないし２０秒の検査時間で十分
に検査可能であったが、最近のＩＭＢのＤＲＡＭの検査
時間は２０分のオーダーになっている。

検査時間を短縮するための種々の対策が既に知られてい
る。たとえばコーロッパ特許第ＡＯ１８６０４０号明細
書には、半導体メモリを内部で多くの等しいブロックに
分割しておき、これらを互いに並列に検査することが従
業されている。それによって実際に検査時間は約１／４
ないし１／８に減少し得る。

米国特許第４，０５５．’７５４号明細書には、１つの
完全なワード線のそれぞれすべてのメモリセルを時間的
に互いに並列に検査すること、またそのために半導体メ
モリの内部にある特定の評価回路を利用することが提案
されている。この対策は、検査時間節減の効果は大きい
が、少なくとも３つの論理ゲートから成り、これらのゲ
ートのうちの２つが存在するワード線の数と等しい数の
入力端を必要とする評価回路が必要である点で不利であ
る。

この対策の実施は追加的な占有面積が非常に大きくなる
ことに通じ、このことは回路の小形化を目指す一般的な
要望に逆行する。

〔発明が解決しようとする課題〕

本発明の課題は、半導体メモリの機能を従来通常の検査
時間よりもはるかに短い検査時間で検査することを可能
にする方法および回路装置を提供することである。その
ために必要な追加的な占有面積は最小にとどめられなけ
ればならない。しかし、検査の際に場合によってはすべ
てのエラーが検知され得ないことは甘受されるものとす
る。しかし、生じ得るエラーの大部分は検知可能でなけ
ればならない。

〔課題を解決するための手段〕

この課題は、本発明によれば、請求項１および５の特徴
部分に記載されている手段により解決される。本発明の
有利な実施態様は請求項２ないし４および６ないし１２
にあげられている。

〔実施例〕

以下、図面により本発明を一層詳細に説明する。

半導体メモリは一般に、第１図に示されているように、
メモリセル領域とも呼ばれる複数個のブロックＢを含ん
でいる。ブロックＢは互いにすべて等しく、また半導体
メモリのメモリセルＳＺをマトリックス状配置で含んで
いる。メモリセルＳ２はたいていいわゆる°′フォール
デッドーピット線”コンセプトに従って編成されている
。半導体メモリにおけるビット線は基本的に、共通に１
つの評価回路ＢＷＳと接続されている２つの近似的に等
しい半部ＢＬｉ、ＢＬｉに分割されている。

フォールデッド−ビット線コンセプトでは両ピント線半
部は、第１図中に示されているように、平行に並べて導
かれている６本発明は“オープン−ビット線”コンセプ
トによる半導体メモリにも応用され得るが、それはフォ
ールデッド−ビット線コンセプトにより示されている本
発明の説明から当業者により容易に理解され得るので、
ここには示されていない。

各ビット線ＢＬに、通用されるビット線コンセプトに関
係なく、１つのメモリセルからのデータの読出しの際に
読出されたデータを評価しかつ増幅する評価回路ＢＷＳ
が対応付けられている。フォールデッド−ビット線コン
セプトでは、評価回路はセル領域の縁またはブロックの
縁の横に配置されている。ビット線半部ＢＬｉ、ＢＬｉ
はいずれも評価回路の同一の側に位置している。それに
対して、オープン−ビット線コンセプトでは、評価回路
は両ビット線半部ＢＬｉ、ＢＬｉの間に配置されている
。従って、それはセル領域またはブロックＢの中央に位
置している。

続出されたデータまたは書込むべきデータはいわゆる外
部ビット線を介して評価回路から半導体メモリの内部の
周辺回路へ（またはその逆に）導かれる。これは一般に
知られており、図面を簡単にするため図示されておらず
、また本発明の構成部分ではない。

第１図による本発明では半導体メモリは、前記のように
、マトリックス状に配置されたメモリセルＳＺ（第２図
参照）を有する。それらはブロックＢのなかに含まれて
いる。メモリセル領域とも呼ばれるブロックＢはメモリ
セルＳＺに関して互いに等しく構成されている。それら
は偶数で存在している。メ・モリセルＳＺは各ブロック
Ｂの内部でワード線ＷＬおよびビット線ＢＬを介してア
ドレス指定可能である。ビット線ＢＬは各ブロックＢの
なかでそれぞれ第１のビット線半部ＢＬｉおよび第２の
ビット線半部ＢＬｉに分割されている。

１つのビット線ＢＬの両ビット線半部ＢＬｉ、ＢＬｉは
１つの評価回路ＢＷＳと接続されている。

評価回路ＢＷＳの機能は既に説明されている。

ブロックＢは互いにそれぞれ対をなして第１のブロック
Ｂ１および第２のブロックＢ２として対応付けられてい
る。第２図にはこれが一層詳細に示されている。対応付
けは、両ブロックＢ、、Ｂ２のなかで各任意のブロック
内部のアドレス（アドレス−こうして定義された１つの
メモリセルを選択するためのデコーダを介して選択可能
な特定のビット線ＢＬと同じくデコーダを介して選択可
能な特定のワード線ＷＬとの組み合わせ。デコーダはた
いていブロックＢの外部に位置している）のちとにそれ
ぞれ１つのメモリセルＳＺＩがアドレス指定可能であり
、その際に両メモリセルＳ２１は同一のブロック内部の
アドレスを有する。メモリセルＳ２１のこのような対は
°“対応するメモリセルＳＺＩ”と呼ばれる。第２図中
には２つのこのような対が示されている。それらは符号
ＳＺｌおよびＳＺ２を付されている。対応するメモリセ
ルが属しているワード線は対応するワード線と呼ばれる
。相応のことが付属のビット線およびビット線半部にも
当てはまる。第２図では、対応するメモリセルＳ２１に
関してワード線ＷＬが対応するワード線と呼ばれている
。対応するメモリセルＳＺ２に関しては、それはワード
線ＷＬ＋１である。対応するビット線に関しては、それ
は対応するメモリセルＳＺＩに関してはビット線半部Ｂ
Ｌ１およびＢＬ２であり、また対応するメモリセルＳＺ
２に関してはビット線半部ＢＬＩおよびＢＬ２である。

本発明による方法では、少なくとも２つの互いに対応付
けられているブロックＢ１、Ｂ２のメモリセルＳＺのな
かに任意の検査パターンがデータの形態で書込まれる。

しかし、注意すべきこととして、第１のブロックＢ１の
なかに書込むべき検査パターンは対応付けられている第
２のブロックＢ２のなかに書込むべき検査パターンと等
しい。

互いに対応付けられている両ブロックＢ、、Ｂ２の間に
、本発明によれば、エラー線Ｆが配置されている。それ
は、機能から考察して、どこか他の場所に配置されてい
てもよい。しかしこの場合は、ビット線ＢＬに関する必
要な導線案内の点で不利に作用する。エラー線Ｆは、デ
ータの書込みの前または後に、ただし常にデータの読出
しの前に第１の論理レベルＰｏｔに予充電される。第１
の論理レベルＰｏｔが半導体メモリ自体の供給電位ＶＣ
Ｃであることは有利である。予充電自体はたとえば、予
充電信号φＰＣを介して制御されるスイッチングトラン
ジスタＴｒにより行われ得る。予充電の後にエラー線Ｆ
はその寄生キャパシタンスＣ２に基づいて第１の論理レ
ベルＰｏｔに等しい電位を有する浮動状態にある。

第１のブロックＢ１および第２のブロックＢ２のなかで
、互いに対応するワード線、たとえば第２図中に符号“
ＷＬ”を付されているワード線のそれぞれ１つが選択さ
れ、また能動化される。それにより、メモリセルＳＺＩ
のなかに記憶されているデータが対応するビット線ＢＬ
の（たとえば第１の）ビット線半部（ＢＬｌおよびＢＬ
２）上に続出され、ビット線ＢＬの各々に対応付けられ
ている（第２図には図面を簡単にするため示されていな
い）評価回路ＢＷＳにより評価されかつ増幅される。こ
れはブロックＢ１およびＢ２のすべてのビット線ＢＬに
対して並列に行われる。半導体メモリが正常であれば、
具体的な例では第１のビット線半部ＢＬ、、ＢＬ２上に
真の読出し信号として、最初に書込まれたデータに相応
する信号が生ずる。他方の（具体的な例では第２の）ビ
ット線半部ＢＬ１、ＢＬ２上には、真の続出し信号に対
して相補性の信号が生ずる。

すなわち、半導体メモリが正常である場合には常に ＢＬｌ上の信号＝ＢＬ２上の信号 ＢＬｌ上の信号−ＢＬ２上の信号 ＢＬＩ　（ＢＬ２）上の信号：ＢＬｌ　（ＢＬ２）上の
信号に対して相補性 が成り立つ。

エラー線Ｆから遠くない所に配置されており、またそれ
によって−触に同じく互いに対応付けられている両ブロ
ックＢ１、Ｂ２の間に位置するコンパレータ回路ＣＯＭ
Ｐにより、両ブロックＢ、、Ｂ２の対応するビット線上
の信号が互いに比較される。その際に２つのブロックＢ
、、Ｂ２の対応するビット線ＢＬの各対にコンパレータ
回路ＣＯＭＰが対応付けられている（これは図面を簡単
にするため示されていない）、比較は、第１のブロック
Ｂ１のビット線ＢＬの第１のビット線半部ＢＬ１が第２
のブロックＢ２のそれに対応するビット線ＢＬの第１の
ビット線半部ＢＬ２との一致を検査されるように進行す
る。相応して、第１のブロックＢ１の同一のビット線Ｂ
Ｌの第２のビット線半部Ｗτゴが第２のブロックＢ２の
対応するビット線ＢＬの第２のビット線半部ＢＬ２との
一致を検査される。コンパレータ回路ＣＯＭＰの詳細は
特に第３図に示されている。それについては後でまた説
明する。

上記の検査の少なくとも一方で不一致が検出されると、
当該のコンパレータ回路ＣＯＭＰはその出力によりエラ
ー線Ｆを、第１の論理レベルＰＯｔに対して相補性の第
２の論理レベルの方向に引く。その際に第２の論理レベ
ルとして半導体メモリの基準電位ｖＳＳも使用され得る
。こうしてエラー信号ＦＳの電位経過により、エラーが
存在しているか否かが検知され得る。２つのブロックＢ
、、Ｂ２の対応するビット線ＢＬの各対に対してコンパ
レータ回路ＣＯＭＰが設けられているので、本発明によ
る方法はこれらのブロックＢ１、Ｂ２の対応するワード
線の各１つの能動化の際に２つのブロックのすべての対
応するビット線に対して時間的に並列に行われ得る。こ
れは従来の検査方法と比較してもヨーロッパ特許第ＡＯ
１８６０４０号明細書による前記の検査方法と比較して
も非常に大きい時間節減を意味する。

半導体メモリが、第１図に示されているように、３つ以
上のブロック已に分割されている場合、本発明による方
法をすべてのブロックＢに対して時間的に並列に行うこ
とはさらに有利である。そのためにブロックＢは互いに
対応付けられているブロックＢ、、Ｂ２の対に分割され
る。それぞれ２つの互いに対応付けられているブロック
Ｂ、、Ｂ２の間にコンパレータ回路ＣＯＭＰが配置され
ている（その数はブロックＢ、、Ｂ２の１つのブロック
のビット線の数に等しい）。同じくそれぞれ２つのブロ
ックＢ、、Ｂ２の間にエラー線Ｆが設けられている。評
価回路ＡＳ（たとえば第１図中に示されているように簡
単なＮＡＮＤゲート）を介してエラーの発生が単一のエ
ラー線Ｆ上で既に検知され、またエラー信号ＦＳとして
伝達され得る。これはたとえば半導体メモリの出力端に
与えられ得る。後者はなかんずくヨーロッパ特許第ＡＯ
１８６０４０号明細書から公知である。

３つ以上のブロックＢ、、Ｂ２が存在する場合には、す
べてのエラー線Ｆを単一のエラー線として一括すること
は好ましくない。その際には、エラーのある信号がコン
パレータ出力端において、エラー線Ｆを第２の論理レベ
ルの方向に引くのに弱過ぎて、エラーが検出され得ない
ことがともすれば生じ得るからである。

ビット線は、比較が行われない時間中は、コンパレータ
回路ＣＯＭＰから電気的に減結合される。

その際に減結合を、第３図に示されているように、クロ
ック信号φおよびこれにより制御されるトランスファト
ランジスタＴＴにより行うことは好ましい。

第２図には、２つの互いに対応付けられているブロック
Ｂ、、Ｂ２と、４つのワード線ＷＬ、ＷＬ＋１と、２つ
のビット線ＢＬと、１つのコンパレータ回路ＣＯＭＰと
、エラー線Ｆを予充電するための付属のトランジスタＴ
ｒを含む１つのエラーＩＳＦと、クロック信号φを含む
トランスファトランジスタＴＴとを有する回路装置が示
されている。

検査時に両ブロックＢ、、Ｂ２のワード線ＷＬが能動化
されているという前提のもとに、両ブロックＢ、、Ｂ２
の下記の要素は対応すると呼ばれる：ＷＬ：ＢＬＣビッ
ト線半部ＢＬＩおよびＢＬ２を含むが、ビット珠牛都ｔ
ｉＬ１およびｔ５ＬＺ’に含まない）；ＳＺＩ　（ＳＺ
２を含まない）。

ビット線半部ＢＬ１、ＢＬ２、「肩、ＢＬＺ上には周知
の組合わせにより下表のデータ組合わせが実質上可能で
ある。

ＢＬＩ　ＢＬ２　ＢＬＩ　ＢＬ２エラー　　　検知の可
否第２図　第３図 ００００　イエス　　ノー　　　ノー ０００１　イエス　　イエス　　イエス００１０　イエ
ス　　ノー　　　イエス〇　１００　イエス　　イエス
　　イエス０１０１　　イエス　　イエス　　イエス０
１１０　イエス　　イエス　　イエス０１１１　イエス
　　イエス　　イエス１０００　イエス　　ノー　　　
イエス１００１　イエス　　イエス　　イエス１０１０
　イエス　　ノー　　　イエス１′０１１　　イエス　
　ノー　　　イエス１１０１イエス　　イエス　　イエ
ス ｌ　１１０　イエス　　ノー　　　イエス１１　ｌ　１
　イエス　　ノー　　　ノーこれらの１６の組合わせの
うち２つはエラーのない場合を示し、残りはエラーのあ
る場合を示す。

第２図によるコンパレータ回路は部分的にのみ前記の本
発明による方法のように動作する。エラーが検知される
のは、第２のブロックＢ２のビット線の第１のビット線
半部ＢＬ２上に論理“Ｉ′が存在しく正論理が仮定され
ている）、かつ第１のブロックＢ１の対応するビット線
ＢＬの第１のビット線半部ＢＬＩ上に論理“０”が存在
するとき、もしくは（またはかつ）第２のブロックＢ２
のビット線ＢＬの第２のビット線半部ＢＬ２上に論理“
１”が存在し、かつ第１のブロックＢｌの対応するビッ
ト線ＢＬの第２のビット線半部ＢＬＩ上に論理“Ｏ”が
存在するときのみである。

各コンパレータ回路ＣＯＭＰは、対応する両ビット線Ｂ
Ｌの一方の第１のビット線半部ＢＬＩ　（またはＢＬ２
）上に存在するデータ（信号）がスイッチング手段Ｔ（
好ましくはトランジスタ）を介してエラー線Ｆ上に通過
接続可能であるように構成されている。そのためにスイ
ッチング手段Ｔは・対応する両ビット線ＢＬの他方の第
１のビット線半部ＢＬ２　（またはＢＬ１）上に存在す
るデータ（信号）により制御される。相応して、対応す
る両ビット線ＢＬの一方の第２のビット線半部ＢＬＩ　
（または１τ１）上に存在するデータ（信号）が別のス
イッチング手段ＷＴ（好ましくは同じくトランジスタ）
を介してエラー線Ｆ上に通過接続可能である。そのため
にスイッチング手段ＷＴは、対応する両ビット線ＢＬの
他方の第２のビット線半部１τ１（または１■］）上に
存在するデータ（信号）により制御される。従って第２
図による各コンパレータ回路ＣＯＭＰは、トランジスタ
であることが好ましい各２つのスイッチング手段Ｔおよ
びＷＴを含んでいると有利である。それによって占有面
積および回路要素の最小の追加で、１つのワード線に接
続されているすべてのメモリセルの並列検査が可能にさ
れる。しかし、この実施例では、生じ得るすべてのエラ
ーの半分しか検出されないことは甘受しなければならな
い。

各コンパレータ回路ＣＯＭＰと第１のブロックＢ■のコ
ンパレータ回路に対応付けられている両ピント線半部Ｂ
Ｌ１、ＢＬＩとの間にはそれぞれ、付属の（共通の）ク
ロック信号φを含むもう１つのトランスファトランジス
タＴＴが位置している。

別の有利な実施例では、各コンパレータ回路ＣＯＭＰは
２−Ｍ）ＸＮＯＲ回路ＸＮＯＲを含ンテいる。これは第
３図中に示されている。ＸＮＯＲ回路ＸＮＯＲの各々は
２つのスイッチング手段Ｔ１、Ｔ２を含んでいる。スイ
ッチング手段Ｔ１、Ｔ２がトランジスタであることは有
利である。第１のＸＮＯＲ回路ＸＮＯＲのスイッチング
手段Ｔ、、Ｔ２の（トランジスタの場合には通常ドレイ
ンと呼ばれる）制御される出力端は共通にエラー線Ｆと
接続されている。両スイッチング手段の一方（Ｔ１）は
入力側（ソース）でトランスファトランジスタＴＴを介
して第１のブロックＢ１の対応するビット線ＢＬの第１
のビット線半部ＢＬＩと接続されており、また制御側（
ゲート）で同じくトランスファトランジスタＴＴを介し
て第２のブロックＢ２の対応するビット線ＢＬの第１の
ビット線半部ＢＬ２と接続されている。

第１のＸＮＯＲ回路ＸＮＯＲの両スイッチング手段の他
方（Ｔ２）は入力側（ソース）で同じくトランスファト
ランジスタＴＴを介して第２のブロックＢ２の対応する
ビット線ＢＬの第１のビット線半部ＢＬ２と接続されて
おり、また制御側（ゲート）で再びトランスファトラン
ジスタＴＴの１つを介して第１のブロックＢ１の対応す
るビット線ＢＬの第１のビット線半部ＢＬＩと接続され
ている。相似の出とが第２のＸＮＯＲ回路ＸＮＯＲに対
しても当てはまり、その際にビット線半部としては両ビ
ット線ＢＬの他方のビット線半部す口および…が使用さ
れている。これは図面から明らかである。トランスファ
トランジスタＴＴはクロック信号φにより制御される。

さらに、半導体メモリが３つ以上のブロックＢを有する
場合に、それぞれ２つのブロックＢに、１つのブロック
Ｂのビット線ＢＬの数に相応するまたは等しい数のコン
パレータ回路ＣＯＭＰが対応付けられていることは有利
である。コンパレータ回路ＣＯＭＰのこうして生ずる各
列はそれに応じて１つのエラー線Ｆを含んでいる。こう
して生ずるすべてのエラー線Ｆは半導体メモリの内部で
、全体としてエラーを指示するエラー信号ＦＳをセット
するために単一のエラー線Ｆ上のエラー指示で十分であ
るように合同されている（第１図も参照）０合同がたと
えばＯＲ，ＡＮＤ、ＮＯＲまたはＮＡＮＤ回路として構
成された評価回路Ａｓにより行われることは有利である
。

本発明と結び付く、半導体メモリの３つ以上のブロック
Ｂの可能な並列作動に関しては前記のヨーロッパ特許第
ＡＯ１８６０４０号明細書を参照されたい。

本発明による方法および特に第３図による実施例は、前
記の表に示されているように、生じ得るエラーの６７７
を検知することができるが、２つの対応するビット線Ｂ
Ｌのすべてのビット線半部上に論理“０”のみもしくは
論理゛１゛のみが読出されかつ評価された信号として存
在する２つの場合は検知することができない０本発明に
よる方法および本発明による回路装置により達成可能な
利点（最小の追加的な回路費用および特に占有面積にお
いて、互いに対応付けられているブロック内で一致する
任意の検査パターンに対する検査時間が従来の検査作動
における検査時間にくらべて非常に短い）のために、こ
の欠点は、しかし、このような重大なエラーの際に他の
対応するワード線および（または）ビット線においても
特に本発明により検知される種類のエラーが生ずると見
込まれるならば、甘受することができる。

本発明による方法を半導体メモリ（たとえばビデオＲＡ
Ｍ）による画像または文書処理に使用することは有利で
ある。

さらに、本発明による回路装置を画像または文書処理用
のメモリ（たとえばビデオＲＡＭ）のなかに設け、また
この回路装置をそこで正常作動中に作動させることは有
利である。

特別な検査および制御信号の発生に関しては、特に本件
特許出願人の同日付提出特許願（１）の明細書を参照さ
れたい。特別なデコーダの構成に関しては、特に本件特
許出願人の同日付提出特許願（５）および（６）の明細
書を参照されたい。

【図面の簡単な説明】

第１図は本発明による回路装置による半導体メモリの回
路図、第２図および第３図は本発明にとって主要な部分
の存利な実施例の詳細回路図である。 ＳＺ・・・メモリセル ＳＺ１、ＳＺ２・・・対応するメモリセルＢ・・・メモ
リセルのブロック Ｂ１、Ｂ２・・・第１または第２のブロックＢＬ・・・
（対応する）ビット線 ＢＬｉ、ＢＬｉ・・・（対応する）ビット線半部ＢＷＳ
・・・評価回路 ＷＬ、ＷＬ＋１・・・対応するワード線Ｆ・・・エラー
線 ＦＳ・・・エラー信号 Ｐｏｔ・・・第１の論理レベル ■ＣＣ・・・供給電位 ＴＲ・・・スイッチングトランジスタ φＰＣ・・・予充電信号 Ｃ１・・・寄生キャパシタンス ＣＯＭＰ・・・コンパレータ回路 Ａｓ・・・評価回路 ＴＴ・・・トランスファトランジスタ Ｔｒ・・・充電トランジスタ ＷＴ・・・別のスイッチング手段 Ｔ、Ｔ１、Ｔ２・・・スイッチング手段Ｘ　Ｎ　ＯＲ・
・・Ｘ　Ｎ　ＯＲ［ａｌ路ｒ６１１８）代理人弁理士冨
村　溜　己」、・。 ＩＧＩ

Claims (1)

1. 【特許請求の範囲】 １）半導体メモリであって、 そのメモリセル（ＳＺ）がマトリックス状 にまたメモリセル（ＳＺ）に関して等しい偶数のブロッ
   ク（Ｂ）のなかに配置されており、そのメモリセル（Ｓ
   Ｚ）が各ブロック（Ｂ）のなかでワード線（ＷＬ）およ
   びビット線（ＢＬ）を介してアドレス指定可能であり、 そのビット線（ＢＬ）が各ブロック（Ｂ） のなかで第１および第２のビット線半部（ＢＬ１、＠Ｂ
   Ｌ１＠；ＢＬ２；＠ＢＬ２＠）に分割されており、その
   際に両ビット線半部（ＢＬ１、＠ＢＬ１＠；ＢＬ２；＠
   ＢＬ２＠）が評価回路（ＢＷＳ）と接続されており、 そのブロック（Ｂ）がそれぞれ対をなして 第１および第２のブロック（Ｂ１、Ｂ２）として、各任
   意のブロック内部のアドレスのもとに両ブロックのなか
   でそれぞれ１つのメモリセル（ＳＺ１；ＳＺ２）がアド
   レス指定可能であるように、互いに対応付けられており
   、こうしてアドレス指定可能なメモリセル（ＳＺ１；Ｓ
   Ｚ２）が対応するアドレスとみなされ、対応するメモリ
   セル（ＳＺ１；ＳＺ２）に付属のビット線（ＢＬ１、Ｂ
   Ｌ２；＠ＢＬ１＠；＠ＢＬ２＠）が対応するビット線と
   みなされ、対応するメモリセル（ＳＺ１；ＳＺ２）に付
   属のワード線（ＷＬ；ＷＬ＋１）が対応するワード線と
   みなされる 半導体メモリを検査するための方法におい て、 ａ）少なくとも２つの互いに対応付けられ ているブロック（Ｂ１、Ｂ２）のメモリセル（ＳＺ）の
   なかにデータが、それぞれ２つの対応するメモリセル（
   ＳＺ１；ＳＺ２）が等しいデータを含んでいるように書
   込まれ、 ｂ）エラー線（Ｆ）が第１の論理レベル（ Ｐｏｔ）、特に半導体メモリの供給電位（ＶＣＣ）に予
   充電され、 ｃ）第１および第２のブロック（Ｂ１、Ｂ ２）のなかでそれぞれ互いに対応するワード線（ＷＬ；
   ＷＬ＋１）の１つが選択されかつ能動化され、それによ
   って、半導体メモリが良好である場合に、対応するビッ
   ト線（ＢＬ）上に最初に書込まれたデータが読出され評
   価されかつ増幅された形態で正しい読出し信号およびそ
   れに対して相補性の読出し信号として生じ、 ｄ）それぞれ２つの対応するビット線（Ｂ Ｌ）の正しい読出し信号がコンパレータ回路（ＣＯＭＰ
   ）により互いに比較され、また一致を検査され、また２
   つの対応するビット線（ＢＬ）のそれに対して相補性の
   読出し信号が同じく同一のコンパレータ回路（ＣＯＭＰ
   ）により互いに比較され、また一致を検査され、ｅ）エ
   ラー検知の際にコンパレータ回路（ ＣＯＭＰ）がエラー線（Ｆ）を、第１の論理レベル（Ｐ
   ｏｔ、ＶＣＣ）に対して相補性の第２の論理レベルの方
   向、特に半導体メモリの基準電位（ＶＳＳ）の方向に引
   く ことを特徴とする半導体メモリの検査方法。 ２）２つよりも多いブロック（Ｂ）が存在する際にブロ
   ックの各々に関して検査が時間並列に行われ、その際に
   エラー線（Ｆ）の少なくとも１つにおけるエラーの存在
   は半導体メモリ全体のエラーとして評価されることを特
   徴とする請求項１記載の方法。 ３）コンパレータ回路（ＣＯＭＰ）が比較時間外はビッ
   ト線（ＢＬ）から電気的に減結合されることを特徴とす
   る請求項１または２記載の方法。 ４）減結合がクロック信号（φ）またはトランスファト
   ランジスタ（ＴＴ）により行われることを特徴とする請
   求項３記載の方法。 ５）半導体メモリであって、 そのメモリセル（ＳＺ）がマトリックス状　にまたメモ
   リセル（ＳＺ）に関して等しい偶数のブロック（Ｂ）の
   なかに配置されており、そのメモリセル（ＳＺ）が各ブ
   ロック（Ｂ）のなかでワード線（ＷＬ）およびビット線
   （ＢＬ）を介してアドレス指定可能であり、 そのビット線（ＢＬ）が各ブロック（Ｂ） のなかで第１および第２のビット線半部（ＢＬ１、＠Ｂ
   Ｌ１＠；ＢＬ２；＠ＢＬ２＠）に分割されており、その
   際に両ビット線半部（ＢＬ１、＠ＢＬ１＠；ＢＬ２、＠
   ＢＬ２＠）が評価回路（ＢＷＳ）と接続されており、 そのブロック（Ｂ）がそれぞれ対をなして 第１および第２のブロック（Ｂ１、Ｂ２）として、各任
   意のブロック内部のアドレスのもとに両ブロックのなか
   でそれぞれ１つのメモリセル（ＳＺ１；ＳＺ２）がアド
   レス指定可能であるように、互いに対応付けられており
   、こうしてアドレス指定可能なメモリセル（ＳＺ１；Ｓ
   Ｚ２）が対応するアドレスとみなされ、対応するメモリ
   セル（ＳＺ１；ＳＺ２）に付属のビット線（ＢＬ１、Ｂ
   Ｌ２：＠ＢＬ１＠；＠ＢＬ２＠）が対応するビット線と
   みなされ、対応するメモリセル（ＳＺ１；ＳＺ２）に付
   属のワード線（ＷＬ；ＷＬ＋１）が対応するワード線と
   みなされる 半導体メモリを検査するための回路装置に おいて、 ａ）両ブロック（Ｂ１、Ｂ２）のそれぞれ ２つの対応するビット線（ＢＬ）の間にコンパレータ回
   路（ＣＯＭＰ）が配置されており、ｂ）両ブロック（Ｂ
   １、Ｂ２）に、両ブロ ック（Ｂ１、Ｂ２）の間に位置するすべてのコンパレー
   タ回路（ＣＯＭＰ）と接続されており、また読出し作動
   中にメモリセル（ＳＺ）から読出されたデータの評価お
   よび増幅前に第１の論理レベル（Ｐｏｔ）、特に半導体
   メモリの供給電位（ＶＣＣ）に予充電されているエラー
   線（Ｆ）が対応付けられており、 ｃ）各コンパレータ回路（ＣＯＭＰ）のな かで、、対応する両ビット線（ＢＬ）の一方の第１の半
   部（ＢＬ１；ＢＬ２）上に存在するデータが、両ビット
   線（ＢＬ）の他方の第１の半部（ＢＬ２；ＢＬ１）上に
   存在するデータにより制御されるスイッチング手段（Ｔ
   ）を介してエラー線（Ｆ）上に通過接続可能であり、 ｄ）各コンパレータ回路（ＣＯＭＰ）のな かでさらに、対応する両ビット線（ＢＬ）の一方の第２
   の半部（＠ＢＬ１＠；＠ＢＬ２＠）上に存在するデータ
   が、両ビット線（ＢＬ）の他方の第２の半部（＠ＢＬ２
   ＠；＠ＢＬ１＠）上に存在するデータにより制御される
   別のスイッチング手段（ＷＴ）を介して同じくエラー線
   （Ｆ）上に通過接続可能であり、 ｅ）各コンパレータ回路（ＣＯＭＰ）にお いて、これと互いに対応付けられているブロック（Ｂ１
   、Ｂ２）の対応するビット線（ＢＬ）の各ビット線半部
   （ＢＬ１、＠ＢＬ１＠；ＢＬ２、＠ＢＬ２＠）との間に
   、クロック信号（φ）により制御される別のスイッチン
   グ手段（ＷＴ）が配置されている ことを特徴とする半導体メモリの検査回路 装置。 ６）コンパレータ回路（ＣＯＭＰ）が２つのＸＮＯＲ回
   路（ＸＮＯＲ）を含んでいることを特徴とする請求項５
   記載の回路装置。 ７）各ＸＮＯＲ回路（ＸＮＯＲ）が２つのスイッチング
   手段（Ｔ１、Ｔ２）を含んでおり、それらの制御される
   出力端は共通にエラー線（Ｆ）と接続されており、両ス
   イッチング手段の一方（Ｔ１）が入力側で第１のブロッ
   ク（Ｂ１）のビット線（ＢＬ）のうちの１つのビット線
   半部（ＢＬ１；＠ＢＬ１＠）のうちの１つと接続されて
   おり、また制御側で第２のブロック（Ｂ２）の対応する
   ビット線（ＢＬ）のビット線半部（ＢＬ２；＠ＢＬ２＠
   ）のうちの１つと接続されており、また両スイッチング
   手段の他方（Ｔ２）が入力側で第２のブロック（Ｂ２）
   の対応するビット線（ＢＬ）のビット線半部（ＢＬ２；
   ＠ＢＬ２＠）のうちの１つと接続されており、また制御
   側で同じく第１のブロック（Ｂ１）の対応するビット線
   （ＢＬ）のビット線半部（ＢＬ１；＠ＢＬ１＠）のうち
   の１つと接続されていることを特徴とする請求項５記載
   の回路装置。 ８）スイッチング手段（Ｔ１、Ｔ２）がトランジスタで
   あることを特徴とする請求項５ないし７の１つに記載の
   回路装置。 ９）ブロック（Ｂ）の数が３つ以上の場合に、それぞれ
   ２つのブロック（Ｂ１、Ｂ２）に、ビット線（ＢＬ）の
   数に相応する数のコンパレータ回路（ＣＯＭＰ）および
   １つのエラー線（Ｆ）が対応付けられており、またこう
   して必要な複数のエラー線（Ｆ）が、全体として１つの
   エラー信号（ＦＳ）を発生しまたこうして１つのエラー
   を指示するために単一のエラー線（Ｆ）上の１つのエラ
   ー指示で十分であるように合同されていることを特徴と
   する請求項５ないし８の１つに記載の回路装置。 １０）合同がＯＲ、ＡＮＤ、ＮＯＲまたはＮＡＮＤ回路
   により行われることを特徴とする請求項９記載の回路装
   置。 １１）画像または文書処理用のメモリのなかで正常作動
   中に２つの互いに対応付けられているブロック（Ｂ１、
   Ｂ２）のデータ内容の迅速な比較のために使用されてい
   ることを特徴とする請求項５ないし１０の１つに記載の
   回路装置。 １２）半導体メモリによる画像または文書処理に使用さ
   れることを特徴とする請求項１ないし４の１つに記載の
   方法。