JPS6324581B2 - - Google Patents
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- Publication number
- JPS6324581B2 JPS6324581B2 JP55158757A JP15875780A JPS6324581B2 JP S6324581 B2 JPS6324581 B2 JP S6324581B2 JP 55158757 A JP55158757 A JP 55158757A JP 15875780 A JP15875780 A JP 15875780A JP S6324581 B2 JPS6324581 B2 JP S6324581B2
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- JP
- Japan
- Prior art keywords
- circuit
- code string
- bit
- data
- bits
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
- H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
- H04L25/4925—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes using balanced bipolar ternary codes
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- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は、同方向データ伝送方式で使用する変
調信号の復調回路に関する。
調信号の復調回路に関する。
データ伝送では送信側がデータと共にクロツク
を、該データにクロツクを含ませて受信側へ送出
する同方向（Co―Directional）データ伝送や、
送信側が受信側から送られたクロツクに従つてデ
ータを該受信側へ送出する反対方向（Contra―
Directional）データ伝送方式などがあるが、前
者の同方向データ伝送方式では伝送信号は例えば
第１図の如くなる。同図においてTDは送信デー
タで、D0〜D7の８ビツトで１フレームを構成す
る。DDはこの送信データを次の法則に従い変換
した伝送符号である。即ち、64KHz（64Kビツ
ト／秒）の送信データTDの“１”および“０”
をそれぞれ256KHzの符号列“1100”および
“1010”に変換し、そして符号列中の“１”の極
性をデータTDの１ビツト毎に反転する。例えば
D0ビツトでは“１”は負であるが、次のD1ビツ
トでは“１”は正、更に次のD2ビツトでは“１”
は負であり、以下これに準ずる。こうして伝送信
号はバイポーラにされる。ただ１フレームD0〜
D7の最終データビツトD7では上記規則に従わず、
その手前のD6ビツトと同じにする。即ち本例で
はD6ビツトの“１”は正極性であるからD7ビツ
トの“１”も正極性とする。これはバイポーラバ
イオレーシヨンBVと呼ばれ、これを検出するこ
とでフレーム同期をとることができる。なお第１
図で１，２は端末とセンタあるいは端末同志であ
り、このデータ伝送方式では相互にデータ伝送し
合う。
を、該データにクロツクを含ませて受信側へ送出
する同方向（Co―Directional）データ伝送や、
送信側が受信側から送られたクロツクに従つてデ
ータを該受信側へ送出する反対方向（Contra―
Directional）データ伝送方式などがあるが、前
者の同方向データ伝送方式では伝送信号は例えば
第１図の如くなる。同図においてTDは送信デー
タで、D0〜D7の８ビツトで１フレームを構成す
る。DDはこの送信データを次の法則に従い変換
した伝送符号である。即ち、64KHz（64Kビツ
ト／秒）の送信データTDの“１”および“０”
をそれぞれ256KHzの符号列“1100”および
“1010”に変換し、そして符号列中の“１”の極
性をデータTDの１ビツト毎に反転する。例えば
D0ビツトでは“１”は負であるが、次のD1ビツ
トでは“１”は正、更に次のD2ビツトでは“１”
は負であり、以下これに準ずる。こうして伝送信
号はバイポーラにされる。ただ１フレームD0〜
D7の最終データビツトD7では上記規則に従わず、
その手前のD6ビツトと同じにする。即ち本例で
はD6ビツトの“１”は正極性であるからD7ビツ
トの“１”も正極性とする。これはバイポーラバ
イオレーシヨンBVと呼ばれ、これを検出するこ
とでフレーム同期をとることができる。なお第１
図で１，２は端末とセンタあるいは端末同志であ
り、このデータ伝送方式では相互にデータ伝送し
合う。
ところで、上述した同方向データ伝送方式は実
際に実施された例が稀であるため、変調符号DD
から原データTDを再現する復調回路の構成は確
立されていない。
際に実施された例が稀であるため、変調符号DD
から原データTDを再現する復調回路の構成は確
立されていない。
本発明はこの変調符号DDの復調回路、特にIC
化し易い該復調回路を提供しようとするものであ
る。本発明の復調回路は、Ｎビツト／秒の送信デ
ータの“１”，“０”ビツトをそれぞれ4Nビツ
ト／秒の符号列“1100”，“1010”に変換し、また
該符号列中の“１”の極性をデータの１ビツト毎
に反転し、さらに１フレームの最終ビツトでは
“１”の極性をその手前のビツトの“１”の特性
と等しくしてバイオレーシヨンを与えたバイポー
ラ符号列を伝送信号とする同方向データ伝送方式
の復調回路において、受信した該バイポーラ符号
列の正側および負側をそれぞれ第１および第２の
ユニポーラ符号列に変換する回路と、受信符号列
をＮビツト／秒および4Nビツト秒のクロツクを
用いて原データにデコードするデータ再生部と、
該第１，第２のユニポーラ符号列でセツト、リセ
ツトされる回路、および該セツトリセツト回路の
出力をＮビツト／秒のクロツクで取込んでシフト
するシフトレジスタ、および該シフトレジスタ内
の隣接２ビツトの出力の排他的論理和をとる回路
からなるバイポーラバイオレーシヨン検出部と、
デジタルフエイズロツクループを備えて受信符号
列からＮおよび4N各ビツト／秒の前記クロツク
を抽出するクロツク抽出部とを備えてなることを
特徴とするが、以下図示の実施例を参照しながら
これを詳細に説明する。
化し易い該復調回路を提供しようとするものであ
る。本発明の復調回路は、Ｎビツト／秒の送信デ
ータの“１”，“０”ビツトをそれぞれ4Nビツ
ト／秒の符号列“1100”，“1010”に変換し、また
該符号列中の“１”の極性をデータの１ビツト毎
に反転し、さらに１フレームの最終ビツトでは
“１”の極性をその手前のビツトの“１”の特性
と等しくしてバイオレーシヨンを与えたバイポー
ラ符号列を伝送信号とする同方向データ伝送方式
の復調回路において、受信した該バイポーラ符号
列の正側および負側をそれぞれ第１および第２の
ユニポーラ符号列に変換する回路と、受信符号列
をＮビツト／秒および4Nビツト秒のクロツクを
用いて原データにデコードするデータ再生部と、
該第１，第２のユニポーラ符号列でセツト、リセ
ツトされる回路、および該セツトリセツト回路の
出力をＮビツト／秒のクロツクで取込んでシフト
するシフトレジスタ、および該シフトレジスタ内
の隣接２ビツトの出力の排他的論理和をとる回路
からなるバイポーラバイオレーシヨン検出部と、
デジタルフエイズロツクループを備えて受信符号
列からＮおよび4N各ビツト／秒の前記クロツク
を抽出するクロツク抽出部とを備えてなることを
特徴とするが、以下図示の実施例を参照しながら
これを詳細に説明する。
第２図は本発明の一実施例を示すブロツク図
で、第３図はそのタイムチヤートである。第２図
において、１０は受信したバイポーラ符号列DD
を、その正側と負側とに分けてかつ負側は極性反
転して第１，第２の同じ正極性のユニポーラ符号
列U1，U2にするバイポーラ・ユニポーラ（Ｂ／
Ｕ）変換回路、１１は符号列U1，U2の論理和を
とつて第３のユニポーラ符号列（U1＋U2）を作
成するオア回路である。１２は第３のユニポーラ
符号列（U1＋U2）をデコードして原データａ
（TDに対応する）を再生するデータ再生部で、
シフトレジスタ１３およびデコード１４からな
る。１５は受信したバイポーラ符号列DDのバイ
オレーシヨンBVを検出するバイオレーシヨン検
出部で、第１のユニポーラ符号列U1でセツトさ
れ、且つ第２のユニポーラ符号列U2でリセツト
されるセツトリセツト回路１６、該回路１６の出
力Ｑを取込み、64Kのクロツクでシフトするシフ
トレジスタ１７、該レジスタ１７内で隣接２ビツ
トの各出力QA，QBの排他的論理和をとる回路１
８からなり、必要に応じてバイオレーシヨン検出
信号ｂの送出を規制する保護回路１９を回路１８
の後段に設ける。２０はデジタルPLL（フエイズ
ロツクループ）２１および8MHzの発振器２２か
らなるクロツク抽出部で、第３のユニポーラ符号
列（U1＋U2）を入力としてバイポーラ符号列DD
に含まれる256KHzのクロツクと64KHzのクロツ
クに同期したクロツクCK1，CK2を出力する。ク
ロツクCK1はデータ再生部１２で用いられ、また
クロツクCK2はデコーダ１４、シフトレジスタ１
７、保護回路１９およびバツフア回路２３で用い
られる。このバツフア回路２３は速度変換用であ
り、インタフエースLSI２４からのチヤンネルパ
ルスで高速度に（本例のデータ出力DOUTは1.5M
Hz）読出され、１次群バス２５に送出される。
で、第３図はそのタイムチヤートである。第２図
において、１０は受信したバイポーラ符号列DD
を、その正側と負側とに分けてかつ負側は極性反
転して第１，第２の同じ正極性のユニポーラ符号
列U1，U2にするバイポーラ・ユニポーラ（Ｂ／
Ｕ）変換回路、１１は符号列U1，U2の論理和を
とつて第３のユニポーラ符号列（U1＋U2）を作
成するオア回路である。１２は第３のユニポーラ
符号列（U1＋U2）をデコードして原データａ
（TDに対応する）を再生するデータ再生部で、
シフトレジスタ１３およびデコード１４からな
る。１５は受信したバイポーラ符号列DDのバイ
オレーシヨンBVを検出するバイオレーシヨン検
出部で、第１のユニポーラ符号列U1でセツトさ
れ、且つ第２のユニポーラ符号列U2でリセツト
されるセツトリセツト回路１６、該回路１６の出
力Ｑを取込み、64Kのクロツクでシフトするシフ
トレジスタ１７、該レジスタ１７内で隣接２ビツ
トの各出力QA，QBの排他的論理和をとる回路１
８からなり、必要に応じてバイオレーシヨン検出
信号ｂの送出を規制する保護回路１９を回路１８
の後段に設ける。２０はデジタルPLL（フエイズ
ロツクループ）２１および8MHzの発振器２２か
らなるクロツク抽出部で、第３のユニポーラ符号
列（U1＋U2）を入力としてバイポーラ符号列DD
に含まれる256KHzのクロツクと64KHzのクロツ
クに同期したクロツクCK1，CK2を出力する。ク
ロツクCK1はデータ再生部１２で用いられ、また
クロツクCK2はデコーダ１４、シフトレジスタ１
７、保護回路１９およびバツフア回路２３で用い
られる。このバツフア回路２３は速度変換用であ
り、インタフエースLSI２４からのチヤンネルパ
ルスで高速度に（本例のデータ出力DOUTは1.5M
Hz）読出され、１次群バス２５に送出される。
上記構成の復調回路ではシフトレジスタ１３は
256KのクロツクCK1で第３のユニポーラ符号列
U1＋U2を読取り、第３図の例では左端から1100
（D5）、1010（D6）……と取込んでシフトして行
く。デコーダ１４はこれを受取り、64Kのクロツ
クCK2により４個単位で纒めて復号し、復調出力
ａを生じる。該出力ａはバツフア回路２３へ入力
される。次にセツトリセツト回路１６は符号列
U1でセツト、U2でリセツトされるからその出力
Ｑは、第３図に示すように通常は“１”，“０”交
互反転となるが、バイオレーシヨンの所で２ビツ
ト同じ状態、左端のそれでは“１”出力となる。
これを１ビツトずらしたものQA，QBは通常は
“１”，“０”が逆になるが、バイオレーシヨンの
所では同じ、本例では“１”，“１”になる。従つ
てゲート１８で排他的オアをとれば、バイオレー
シヨンの所で“０”となるバイオレーシヨン検出
出力ｂが得られる。
256KのクロツクCK1で第３のユニポーラ符号列
U1＋U2を読取り、第３図の例では左端から1100
（D5）、1010（D6）……と取込んでシフトして行
く。デコーダ１４はこれを受取り、64Kのクロツ
クCK2により４個単位で纒めて復号し、復調出力
ａを生じる。該出力ａはバツフア回路２３へ入力
される。次にセツトリセツト回路１６は符号列
U1でセツト、U2でリセツトされるからその出力
Ｑは、第３図に示すように通常は“１”，“０”交
互反転となるが、バイオレーシヨンの所で２ビツ
ト同じ状態、左端のそれでは“１”出力となる。
これを１ビツトずらしたものQA，QBは通常は
“１”，“０”が逆になるが、バイオレーシヨンの
所では同じ、本例では“１”，“１”になる。従つ
てゲート１８で排他的オアをとれば、バイオレー
シヨンの所で“０”となるバイオレーシヨン検出
出力ｂが得られる。
この回路ではクロツク抽出部２０にデジタル
PLL２１を用いているので、全体がデジタル回
路で構成され、IC化し易い。そして発生された
クロツクCK1，CK2を用いて第３のユニポーラ符
号列（U1＋U2）がデコードされるので、デコー
ダ１４の出力ａは64KHzの原データTDと同一情
報を有する。またクロツクCK2を用いるバイオレ
ーシヨン検出部１５は、ユニポーラ符号列U1＋
U2の２ビツト連続同一極性という性質を利用し
て簡単にバイオレーシヨンBVを検出することが
できる。
PLL２１を用いているので、全体がデジタル回
路で構成され、IC化し易い。そして発生された
クロツクCK1，CK2を用いて第３のユニポーラ符
号列（U1＋U2）がデコードされるので、デコー
ダ１４の出力ａは64KHzの原データTDと同一情
報を有する。またクロツクCK2を用いるバイオレ
ーシヨン検出部１５は、ユニポーラ符号列U1＋
U2の２ビツト連続同一極性という性質を利用し
て簡単にバイオレーシヨンBVを検出することが
できる。
以上述べたように本発明によれば、データとク
ロツクを同一方向に伝送する同方向伝送方式の復
調回路を簡単に構成することができ、またIC化
し易い利点がある。なお実施例ではユニポーラ符
号列U1＋U2を復調入力としたが、これは受信符
号列DDを復調入力とし、負極性の“１”は正極
性に反転して復号することも可能である。またク
ロツク抽出回路の入力はU1＋U2の代りにU1また
はU2としてもよい。
ロツクを同一方向に伝送する同方向伝送方式の復
調回路を簡単に構成することができ、またIC化
し易い利点がある。なお実施例ではユニポーラ符
号列U1＋U2を復調入力としたが、これは受信符
号列DDを復調入力とし、負極性の“１”は正極
性に反転して復号することも可能である。またク
ロツク抽出回路の入力はU1＋U2の代りにU1また
はU2としてもよい。
第１図は同方向伝送方式の説明図、第２図は本
発明の一実施例を示すブロツク図、第３図はその
タイムチヤートである。 図中、１０はバイポーラ・ユニポーラ変換回
路、１２はデータ再生部、１４はデコーダ、１５
はバイオレーシヨン検出部、１６はセツトリセツ
ト回路、１７はシフトレジスタ、１８は排他的論
理和回路、２０はクロツク抽出部、２１はデジタ
ルPLLである。
発明の一実施例を示すブロツク図、第３図はその
タイムチヤートである。 図中、１０はバイポーラ・ユニポーラ変換回
路、１２はデータ再生部、１４はデコーダ、１５
はバイオレーシヨン検出部、１６はセツトリセツ
ト回路、１７はシフトレジスタ、１８は排他的論
理和回路、２０はクロツク抽出部、２１はデジタ
ルPLLである。
Claims (1)
- 【特許請求の範囲】 １ Ｎビツト／秒の送信データの“１”，“０”ビ
ツトをそれぞれ4Nビツト／秒の符号列“1100”，
“1010”に変換し、また該符号列中の“１”の極
性をデータの１ビツト毎に反転し、さらに１フレ
ームの最終ビツトでは“１”の極性をその手前の
ビツトの“１”の特性と等しくしてバイオレーシ
ヨンを与えたバイポーラ符号列を伝送信号とする
同方向データ伝送方式の復調回路において、 受信した該バイポーラ符号列の正側および負側
をそれぞれ第１および第２のユニポーラ符号列に
変換する回路と、受信符号列をＮビツト／秒およ
び4Nビツト秒のクロツクを用いて原データにデ
コードするデータ再生部と、該第１，第２のユニ
ポーラ符号列でセツト、リセツトされる回路、お
よび該セツトリセツト回路の出力をＮビツト／秒
のクロツクで取込んでシフトするシフトレジス
タ、および該シフトレジスタ内の隣接２ビツトの
出力の排他的論理和をとる回路からなるバイポー
ラバイオレーシヨン検出部と、デジタルフエイズ
ロツクループを備えて受信符号列からＮおよび
4N各ビツト／秒の前記クロツクを抽出するクロ
ツク抽出部とを備えてなることを特徴とする、同
方向データ伝送方式の復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55158757A JPS5781752A (en) | 1980-11-11 | 1980-11-11 | Demodulating circuit for transmission system of same direction data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55158757A JPS5781752A (en) | 1980-11-11 | 1980-11-11 | Demodulating circuit for transmission system of same direction data |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5781752A JPS5781752A (en) | 1982-05-21 |
| JPS6324581B2 true JPS6324581B2 (ja) | 1988-05-21 |
Family
ID=15678670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55158757A Granted JPS5781752A (en) | 1980-11-11 | 1980-11-11 | Demodulating circuit for transmission system of same direction data |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5781752A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0235179U (ja) * | 1988-08-29 | 1990-03-07 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1284361C (en) * | 1986-08-29 | 1991-05-21 | Mitel Corporation | Analog phase locked loop |
| JPH03231533A (ja) * | 1990-02-06 | 1991-10-15 | Fujitsu Ltd | データ受信装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5315010A (en) * | 1976-07-27 | 1978-02-10 | Nec Corp | Bipolar pulse polarity error detection circuit |
| JPS5412207A (en) * | 1977-06-17 | 1979-01-29 | Nec Corp | Signal transmission system |
-
1980
- 1980-11-11 JP JP55158757A patent/JPS5781752A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0235179U (ja) * | 1988-08-29 | 1990-03-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5781752A (en) | 1982-05-21 |
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