JPS63246012A - 差動増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電池寿命表示用の電圧検出回路を備えた電子時
計に関するものである。

更に説述すれば、電子時計における電池寿命表示用の電
圧の検出が簡単で随意の調整により行われる新規な構成
Φ電圧検出回路を具備する電子時計に関するものである
。

従来、電圧検出回路はその被検出電圧の検出されるべき
一定の設定電圧の調整を可変抵抗若しくは適当な選別抵
抗により行っており、その調整工程の煩雑さはもとより
その調整コストは設定電圧の調整が厳密になる程、はな
はだしく増大し、コストアップの原因となっていた。設
定電圧のバラツキは電圧検出回路に用いられる受動素子
、能動素子のばらつきに起因するため、設定電圧の精度
を厳密に要求することは、その素子のバラツキ許容範囲
を狭くすることにより歩留りと裏腹の関係にあった。又
、一般に電子機器においては、電圧検出回路を含めてそ
の電子機器を作動させ、機能させる受動、能動素子が集
積回路（ＩＣ）としてｌ乃至数チップにまとめられてい
ることから電圧検出回路自体の歩留りは、即ＩＣの歩留
りとしてはねかえるため、それらの素子の各特性がばら
ついても、設定電圧の調整は簡単か若しくは皆無であり
、さらに集積回路の歩留りも向上できる回路構成が待望
されていた。

本発明の目的は設定電圧の調整が簡単な電圧検出回路を
備えた電子時計を提供することにある。

上記の目的を達成するためには、電圧検出回路を構成す
る受動、能動素子の各特性のばらつきが電圧検出回路の
全体としてのばらつきにならない、すなわち理想的には
電圧検出回路の設定電圧値が一意的に定まるような回路
構成でなければならない。

以上の要請を満たす本発明に用いる電圧検出回路の構成
を第１図にそのブロック図で示す。■は基準電圧回路で
あって、それは検出をうける被検出電圧に弱く依存する
か若しくは全く依存しない基準電圧Ｖ、を発生させる回
路であり、２は被検出電圧変換回路であって、それは被
検出電圧そのものであるか、若しくは被検出電圧に強く
依存する変換電圧ｖ４を発生する回路である。３は比較
回路であって、１の基準電圧ＶＳｔと２の被検出電圧の
変換電圧Ｖ４とを比較する回路である。設定電圧はまさ
にこの基準電圧と変換電圧すなわち比較回路に入力され
る電圧の一致するときの被検出電圧である。

４は設定電圧の調整手段を含む、調整回路であって、１
を調整する構成、２を調整する構成が考えられる。すな
わち比較電圧となる基準電圧と、被検出電圧の変換電圧
の２つのうちいずれか若しくは両方を調整する回路であ
る。さらに以上までの１．２，３．４の回路では、それ
を作動させるパワー、つまり消費電流は常時流すことに
なるため、時計のように電池を電源とし、パワーの限定
しているものでは、この電圧検出回路をサンプリング駆
動にし、消費電流を極力押さえる。５はこのサンプリン
グ駆動に必要なパルスφ３．φ、。

φ６．φ１．φ８を発生するパルス発生回路であって、
ｌ、２，３．４の各回路、或いはその内の幾つかの回路
にサンプリング・パルスが送られ、サンプリングで各回
路が動作する。しかしながら、比較回路３の出力は多く
の場合常時必要なことが多く、このためサンプリングし
ていない時には、比較回路３の出力を保持するホールド
回路が必要になる。６はこのホールド回路であって、こ
のホールド回路に必要なパルスはサンプリングと同様に
５のパルス発生回路から送られる。この全体としての電
圧検出回路において、その心臓部はやはり１，２．３で
あり、本発明においてはいずれも個々の素子特性に依存
せず、はぼ一意的に設定電圧が決定されるようになって
いる。

このような本発明に用いる電圧検出回路の具体例を第２
図に掲げる。

一点鎖線で囲んだ各ブロックは第１図の各ブロックに対
応する。使用される能動素子は絶縁ゲート型電界効果ト
ランジスタ（以下ＭＯ３と書く）である。

まずパルス発生回路５について説明する。パルス発生回
路５は、シフトレジスタ７とナンド回路８により構成さ
れる。φ１．φ２に第７−　ａ図の如きシグナルが入れ
ば、フリップフロップよりなるシフトレジスタ７により
、φ２は４区の半クロツク分シフトされ、Ｑにはシグナ
ルφ′２が出、従って８の出力φ、には第７−　ａ図の
如（、微分パルスが出る。例えばφ１を６４Ｈｚ、φ２
を２Ｈｚとすれば、φ、にはローレベルが１／１２８秒
でハイレベルが（２−１／１２Ｂ）秒の、所謂ローレベ
ルの幅の極く小さいパルス（微分パルス）が出ることに
なる。この様な微分パルスにより、１．２，３，４．６
の各回路が作動させられる。

又、上記シフトレジスタ７を構成するフリップフロップ
は第６図の様に構成される。インバータ９３によりＣＬ
倍信号逆位相ＣＬになるため、Ｎチャネルトランジスタ
（以降ＮＴと書＜）９４とＰチャネルトランジスタ（以
降ＰＴと書く）９５のスイッチングトランジスタはＣＬ
がハイの時オンし、ＮＴ９６及びＦＴ９７より成るイン
バータによりＷを反転させて書き込みＷとする。従って
その時Ｑ＝Ｗである。ＮＴ　１０２及びＦＴ１０３はイ
ンバータであってＱを反転させζ＝Ｗとなる。

その時ＮＴ９８、ＦＴ９９はオフしている。ＣＬがロー
になって始めてＮＴ９Ｂ、ＦＴ９９がオンするので、Ｎ
Ｔ１００、ＰＴＩＯＩから成るインバータによりこのＱ
＝Ｗは反転され、Ｑ＝Ｑ＝Ｗとなるので、Ｑの出力はホ
ールドされることになる。この時ＮＴ９４，９５はオフ
している。すなわちＣＬがローでＷが変化してもＱは変
化せず、ＣＬがハイになって、ようやくＷの変化がＱに
伝えられるため、ＣＬの半クロツク分だけＷのシフトさ
れた信号が菟に、Ｗのシフトされかつ反転された信号が
Ｑに出ることになる。この意味で第６図の様にしてフリ
ップフロップによりシフトレジスタが形成される。

さて、φ３がローの時のみ１．２，３．４の各回路の電
流が流れ、各回路が目的とする本来の動作をするので、
前記例からすれば各回路の消費電流は平均してｌ／２５
６にできローパワー化が達成されるわけである。

次に基準電圧回路１について説明する。φ、がローの時
ＮＴｌ０はオフ、ＰＴＩＩは、インバータ９により１３
がハイとなるのでオフ、従ってこの時１における静特性
は、１０．１１に無関係である。又演算増幅器１６につ
いては第３−　ａ図に示されるように、ＮＴ４２、ＦＴ
５４はオフとなるので、４２．５４に無関係である。逆
にφ、がハイの時、ＦＴ１２はオフ、ＮＴｌ０がオンと
なるので、ＮＴｌ０のドレイン電位はローであり、ＮＴ
１４はオフ、ＰＴＩＩはオンとなるので、この時各導電
経路に電流は流れない。又演算増幅器１６においてもＦ
Ｔ４３がオフ、ＮＴ４２がオン、従ってＮＴ４４，４５
．５０がオフするので電流は流れない。

φ３がローの時発生する基準電圧は、被検出電圧及び電
源電圧（ＶＤＤ）にほぼ依存せず、又、温度特性もほぼ
持たないと云える構成でなくはならない。本具体例では
このためＭＯＳの闇値電圧の差を基準電圧とする。異な
るＭＯＳの闇値電圧を造るためには、イオン打ち込みに
よるゲート部チャネルへのドーピングにより閾値電圧を
異ならせるのが良い。ゲート膜厚若しくは基板濃度の違
いによって闇値電圧を変化させて、闇値電圧の差をつく
る構成では、ＭＯＳを特徴づける闇値電圧、コンダクタ
ンス係数（α移動度）の温度特性が闇値の異なるＭ２Ｓ
間で相当具ってしまい基準電圧としては好ましくないか
らである。又ゲート下部チャネルへのドーピングにおい
ても、ＰＴでドナー・イオンを、或いはＮＴでアクセプ
ターイオンをドーピングするのはやはり基板濃度を異に
すると同様、温度特性への影響が強い。結局チャネル・
ドーピングはＦＴでアクセプターイオンを、或いはＮＴ
でドナーイオンをドーピングするのが最良である。ドー
ピングして低（なった闇値のシフト電圧は、電荷素置を
ｑ、ゲート絶縁膜比誘電率をεＯＸ、真空の誘電率をε
Ｏ、ゲート絶縁膜厚をτＯＸ、ネットな打ち込み量をＮ
ｎｅｔとするε　Ｏ壷　ε　ＯＸ シフト量自体の温度特性は無いと云える。又、コンダク
タンス係数（α移動度）にしても同幾何寸法におけるそ
の絶対値の変動は実験的に補正でき、温度特性の変動も
上記他の場合より極めて小さい。

ＰＴでドーピングするアクセプターイオンとしては例え
ば１１Ｂ＋があり、ＮＴでドーピングするドナーイオン
としては例えば３１Ｂゝがある。第２図以降の図におい
て、この様なチャネル・ドーピングによりシフトされた
闇値電圧を有すトランジスタはゲート下に破線をそえる
ことで図示している。

本具体例ではＰＴのみのドーピングを使用しているため
ＮＴは、ドーピングされたＰＴの闇値電圧に合わせるべ
く、基板濃度が定められる。第４−ａ図にのっとって説
明すれば、通常相補型ＭＯ，Ｓ′　（以降Ｃ−ＭＯ３と
書＜）ＩＣにおいてはＮ−シリコン基板５５上にＰ−ウ
ェル５６が形成され、ＰＴのソース５７、ドレイン５８
と共に若しくは別にＮＴのアイソレーション層６３がＰ
形拡散若しくはイオン打ち込みで形成され、ＮＴのソー
ス６０、　　ドレイン６１と共に若しくは別にＰＴのア
イソレーション層６２がＮ型拡散若しくはイオン打ち込
みで形成される。５９は清浄なゲート絶縁膜であり、６
４はフィールド絶縁膜、６５はゲート電極、若しくはサ
ブストレート、ソース、ドレイン電極、或いは配線に用
いられる金属層、例えばアルミニウムである。５９が形
成された後に、レジストのマスクで、ドーピングしたい
チャネル以外をおおい、希望するチャネルへゲート絶縁
膜上からイオンをドーピングすれば上記闇値電圧の低い
トランジスタが造られ、レジストマスクでおおわれたト
ランジスタには変化がない、当然のことながら、このチ
ャネルドーピングは最初同極性トランジスタのすべての
チャネルに施し、次に所望のトランジスタのみ施す方法
でも構わない。欲するのは闇値電圧の差のみである。

そのように低閾値のＰＴに合わせＮＴの閾値を決定する
ためには、Ｐ−ウェル５６形成時にその濃度を適当に下
げておけば良いし、或いは５６は比較的高濃度であって
も、ＮＴすべでのチャネルにゲート絶縁膜形成後ドナー
イオンをドーピングしても良い。いずれにしてもチャネ
ル・ドーピングによる闇値電圧の差を基準電圧とする利
点は、温度変動、電源変動に対する安定性にあるのだが
、もう１つ、差のみを問題にするため、Ｎｎ　ｅ　ｔ。

τｏｘのみの安定性さえ保証されれば製造工程が異なっ
ても基準電圧として一様な電圧が得られる所にある。

従ってこのように構成することにより温度変動、電源変
動、製造工程変動に対して安定な基準電圧が得られる０
次に回路について説明する。

ＰＴ１２のコンダクタンス係数−移動度×のコンダクタ
ンス係数の比を、ＮＴ１３のコンダクタンス係数とＮＴ
１４のコンダクタンス係数の比に等しくし、例えばこの
コンダクタンス係数の比を１にする。又当然１２．１５
と１３．１４におけるチャネル長は等しくしておく、さ
もなければ拡散等の型の違いから、その深さは様々にば
らつきコンダクタンス係数の比を一致させるのが難しい
からである。さらにＮＴ１３と１４をＩＣチップ上に近
接させて配置し、閾値を極めて整合性良くすれば、ＰＴ
１２１７）閾値電圧ｖｔｒとＰＴ１５の閾値電圧ｖｓｔ
ｐ　（７）差ｖｙ、　−Ｖ　ｒ、、、　ｗｇｘ　ｖｓｔ
が接地電位を基準にしてプラス方向に得られる。即ち、
φがローの時ＰＴ１２はオンし、ドレイン電圧がハイと
なるので、ＮＴ１３，１４はともにオンし、さらにＮＴ
１４のドレイン電圧がローとなるためＰＴ１５もオンす
る。

従って、トランジスタ１２，１３．１４．１５の全てが
オンとなる。一般に、ＭＯＳ）ランジスタは飽和状態で
は、ドレイン電流■。はゲート電圧ＶＧ、閾値電圧Ｖａ
ｔとすると、 １、−一β（ＶＧ　　Ｖａｔ）　” となる。ここで、βはキャリアのチャネル移動度とチャ
ネル形状に比例した係数である。

ＰＴ１２の閾値電圧をＶＴ、、ＰＴ１５の閾値電圧をＶ
ｃｔｐ　、　ＮＴ　１３．１４の閾値電圧をＶＡＮ、Ｐ
Ｔ１２、ＮＴ１３のβをβＰ１％　βＮ１とすると、第
１段目の出力電圧をｖＤＩとすると、トランジスタ１２
と１３のドレイン電流！。、２、Ｉ□、は、１ＤＩ！　
＝　　ｊ９ｐｔ　（ＶＤＤ　　Ｖｔｒ）　”１ｎｋｓ−
ＩＮ＋　（Ｖａｔ　　Ｖｔｎ）　”となり、Ｉ□よと１
０１３は等しく、またβ、＝β旧となるようにＭＯＳト
ランジスタを作成した場合には、ＶＤＩは、 Ｖｏｔ＝Ｖｏａ−Ｖｙｒ＋Ｖｙｎ となる。

同様に、第２段目の出力電圧を■。２、ＰＴ１５、ＮＴ
１４のβをβＰ２、βＮｚとすると、トランジスタ１４
．１５のドレイン電流■。Ｉ４、ＩＤｌ５は、ＩＤ＋４
　＝−β８□（ＶＤＩ　　Ｖ、Ｎ）　”１ｆｌｌＳ　＝
−βＰｇ　（Ｖｏａ　　Ｖｏ２ＶＣＴＰ）　”ここでＩ
Ｄ＋４　＝　ｌ０Ｉ５であり、βＮｌ＝βＰ２とすると
、 Ｖｏｚ＝　ＶＤＤ　　　ＶａｒＰ　　Ｖｏｔ＋　ＶｙＮ
　　　　　′＝　Ｖｎｏ　　Ｖａｒｙ　　Ｖｎｏ＋　Ｖ
Ｔ？ＶＴＮ＋ＶＴＨ ＝ＶＴＰ　　Ｖａｙｐ””Ｖｓｔ となり、第２段目の出力電圧ＶＤ２は、ＭＯＳトランジ
スター２と１５の閾値電圧ｖｔｒとＶ　ＧＴＰの差とな
る。このＶＴＰとＶ　ＧＰＴの差Ｖｓｔは、電源電圧（
ｖａｎ）にほぼ依存せず、基準電圧として極めて安定し
た電圧となる。こうして得られた基準電圧Ｖｓｉは一般
的にボルテージ・フォロワーを構成する演算増幅器１６
でバッファされ、その出力は原理的にＶｓｔに等しくそ
れが高抵抗の抵抗体１７゜１８で分割されるので、最終
的な基準電圧ボルテージ・フォロワーを構成する演算増
幅器は第３−　ａ図の如く構成される。ｖｃがローの時
ＮＴ４２はオフ、又インバータ５３によりＰＴ５４もオ
フとなり、各導電経路に電流が供給される。

ＰＴ４３はＮＴ４４に比して、闇値電圧が高く、コンダ
クタンス係数が低いのでバイアス電圧Ｖ。

はＮＴ４４の闇値電圧のやや上にバイアスされる。

反転入力トランジスタのＮＴ４６と非反転入力トランジ
スタのＮＴ４７は同幾何寸法、同電気特性の素子であり
、相補的負荷トランジスタのＰＴ４８とＰＴ４９も同幾
何寸法、同電気特性の素子である。反転入力ｖ、、非反
転入力ＶＮ、の電位がＮＴ４６，４７の闇値電圧より高
ければ、その電位の如何に依らずＮＴ４５に流入する電
流が一定であるので、ＰＴ４９とＰＴ５１のコンダクタ
ン　　。

ス係数の比をＮＴ４５とＮＴ５０のコンダクタンス係数
の比の２倍にとり、さらにそれぞれ４９と５１及び４５
と５０の闇値電圧を等しくするため近接させて配置する
ことにより、完全にＶ！と■ｌの差電圧をのみ増幅する
演算増幅器ができる。

この時、チャネル長を４９と５１．４５と５０で等しく
し、チャネル幅でコンダクタンス係数の比を決定するの
が良い。又コンダクタンス係数を５０．５１の方を４５
．４６．４７．４８．４９よりかなり大きくすれば５０
．５１よりなる増幅出力段は低インピーダンスであって
、又ゲイン１となる周波数のクロス・オーバ一点が４５
．４６゜４７．４８．４９より構成される差動増幅段の
クロス・オーバ一点よりかなり高く、ボルテージ・フォ
ロワーとして用いても位相遅れがクロス・オーバ一点で
１８０°未満が達成されるので発振しない。又、この時
、コンダクタンス係数を大きくとれば、必然的にチャネ
ル幅を太き（とる必要があり、チャネル幅を大きくとれ
ば、５１のドレイン・ゲート間に寄生的に着く帰還容Ｉ
Ｃ２と５１のゲートに着くゲート収容ＮＣＩとで全体と
じて（Ｃ＋＋Ｃｚ）Ｘ（増幅出力段ゲイン）の容量が４
９のドレインに着いて見えるのでさらに周波数特性を安
定にできる。ＰＴ５１の断面を第３−　ｂ図に示す。第
３−　ｂ図において５５はシリコン基板、５７はソース
拡散領域、５８はドレイン拡散領域、６５はゲート電極
、コンタクト等に用いられる金属層、５２はゲート絶縁
膜、６４はフィールド絶縁膜、６２はアイソレーション
層である。

第３−　ｂ図で説明すればそれはＰＴ５１のゲート絶縁
膜を５２の如くゲート・ドレインの重なりを第４−　ａ
図５９より多（とると、チャネル幅が大きいので容量Ｃ
！は大きくなる。又ゲート・ソース膜容量Ｃ１とゲート
・サブストレート膜容ｆＣ４が並列して、合成容量がゲ
ート収容ＩＣＩとなってゲート・電源間容量となるが、
これも又、チャネル幅が大きいため大きくなるのである
。発振に更なる安定を図るためには、５２のゲートのド
レ、インとの重なりを増すことにより任意に帰還容量を
増して行える。又第３−　ｂ図において、図の各数字は
第４−　ａ図と同様な箇所を示している。

第３−　ａ図の演算増幅器においてもう１つの問題は差
動間に生ずるオフセット電圧であるが、これは原理的に
数ｍｖオーダーであり、又パルス発生回路５の微分パル
スのローレベル信号のパルス幅をある程度大きくとれば
、演算増幅器の定電流源となるＮＴ４５の流入電流を小
さくできるのでオフセット電圧を小さくしぼれる。なぜ
ならある程度パルス幅が大きければ、演算増幅器の応答
を下げられるためである。一方第３−　ａ図の如き演算
増幅器のオフセット電圧の温度特性、電圧特性は極めて
小さく問題にならない。

次に第２図１７．１８の抵抗体について説明する。この
抵抗体１７．１８は第４−　ｂ図と同様にして構成でき
る。すなわちＣ−ＭＯＳでは抵抗体として第３−　ｂ図
、第４図の拡散或いはイオン打ち込みによるＰ−ウェル
層５６、それにソース・ドレイン、アイソレージジン層
を形成する拡散或いはイオン打ち込みと同時に形成され
るＰ型層し゛　　くはＮ型層５７，５８，６０，６１，
６２．６３が使える他、多結晶シリコンも使える。第４
−　ｂ図ではＰ−ウェル５６によって抵抗体が作られる
場合を図示している。５５はＮ−シリコン基板、６４は
フィールド絶縁膜、６５は配線となる金属層、６６〜７
０はＰ壁領域であり、金属層とのコンタクトをとる。こ
こでＰ−ウェル層５６はＮチャネルトランジスタのサブ
ストレート形成時に同時形成される。又、６６〜７０は
Ｐチャネルトランジスタのソース・ドレインと同時に形
成される。

一方第４−　ｃ図の７１のようにＭＯＳ、又第４−ｄ図
の７２のように製造工程によってはダイオードで抵抗体
を構成できる。第２図に示す具体例では、この抵抗体の
抵抗比のみでＶｓＬが決定できるので、この比には当然
のこととして温度特性、電圧特性は無い０以上のように
閾値電圧の差の線型変換が基準電圧とされ、この線型変
換は抵抗体の比より決定される。

す；又Ｒ，−０の時はＶ　ｓｔ　　＝　Ｖ　ｓｔとなる
がこの時は、１７．１８を付けない場合として等しく、
又１４．１５の出力ＶｓｉをＶＳｔとして出力すること
と等しく、本具体例の比較器４０は前述のように第３−
　ａ図の如きＭＯ３入力の高インピーダンス入力である
ことから、そのような出力形態も可能である。

続いて被検出電圧変換回路２について説明する。

演算増幅器１９は１６と同様に第３−　ａ図の如く構成
されるのでφ、がローの時本来の動作をしφ。

がハイでは各電流経路及び抵抗体２０，２１．２２．２
３．２４に電流は流れない。１９はボルテージ・フォロ
ワーを構成するから、その出力は被検出電圧ｖＪとなり
、それが高抵抗の抵抗体により分割され、ｒ＋　＋ｒｚ
　＋ｒ＊　＋ｒ４　＝ｒとすれば、それぞれ０点での電
圧は Ｒ＋ｒ 線形変換される。

このような線形変換をする抵抗体は１７．１８と同様第
４−ｂ図の如く構成される。第４−　ｂ図の構成により
抵抗体Ｒ，ｒ、−ｗｒ、を形成する場合６７はＣ３に６
８はＣ３に６９はＣ３に、７０はＣ４に対応する。

このような一様なＰ−ウェル層で抵抗体を作ることの利
点は抵抗体の比が温度特性、電圧特性を持たないこと、
もう１つは、比のみを問題にするために、それは幾何学
的寸法によって簡単に精度良く決定できることにある。

この場合も抵抗体の幅は一定にして、第４−ｂ図の如く
抵抗体の長さの比をとることが良い。

又、このようにＣＩ　＋　　Ｃ２ｒ　　ｃｓ　ｌ　　Ｃ
４の４点をとったのは第２図が検出設定電圧の調整を２
ビツトで行う具体例としたためである。このように被検
出電圧変換回路２では、被検出電圧が線形変換され、こ
の線形変換が抵抗体の比により決定される。又Ｒ＝Ｏの
時はＶｃ４＝ＶＪであり、被検出電圧そのものをトラン
スミッションスイッチ３９に入れることができる。そし
て上記、被検出電圧の変換電圧と前述基準電圧が比較器
の比較電圧になるわけである。

次に調整回路４について説明する。４は比較器３に入力
される比較電圧の一方若しくは両者を調整する調整回路
であって、第２図具体例は被検出電圧変換回路２を調整
する構成で、２ビツトであって（ｔｚ　、ｂ２）の信号
の状態によってディジタル的にｉ）〜ｉｖ）の４状態の
調整が可能である。

０はローを１はハイを表す。

１）（ｂ＋　、ｂｚ　）＝　（１，１）Ｖｄ−Ｖｃ＋、
１ｉ）（ｂ＋　、ｂｚ　）＝　（１，０）Ｖａ　＝Ｖｃ
ｔ、１ｌｌ）　　（ｂ＋　、　　ｂｚ　）　＝　（０，
１）　Ｖａ　−Ｖ。、１ｖ）（ｔｚ　、ｂｚ　）＝　（
０，０）Ｌ　＝ＶＣ４、ｉ）の時ナンド２８人力は（１
，１）であるからその出力は０であり、トランスミッシ
ョンスイッチ３３のＰＴゲート人力０、ＮＴゲート入力
はインバータ３２により１であるからオンし■４にＶＣ
Ｉ電位が転送される。ナンド２９人力は、インバータ２
７により百２＝０となり（１，０）であるからその出力
は１であり、トランスミッションスイッチ３５のＰＴゲ
ート入力は１、ＮＴゲート入力はインバータ３４により
Ｏであるからオフする。

又ナンド３０人力は、インバータ２６によりπ１＝０と
なり（０，１）であるからその出力は１であり、トラン
スミッションスイッチ３７のＰＴゲート入力は１、ＮＴ
ゲート入力はインバータ３６によりＯであるからオフす
る。さらにオンに３１入力は、インバータ２６．２７に
より百、＝０、百２＝０となり（０，０）であるからそ
の出力は１であり、トランスミッションスイッチ３，９
のＰＴゲート入力は１、ＮＴゲート入力はインバータ３
８により０であるからオフする。結局トランスミッショ
ンスイッチがオンし、電位が転送されるのは３３による
ＶＣＩだけである。１１）の場合も同様に３５のみオン
しｖｃ！が転送される。　１ｉｉ）の場合も同様に３７
のみオンし■。、が転送される。ｉｖ）の場合も同様に
３９のみオンしＶｃ４が転送されるわけである。

本具体例ではこのような調整をＩＣ内部で行うために第
２図の制御回路２５は記憶素子で構成され、−例として
第５−　ａ図の様に不揮発性記憶素子を用いて構成する
。７６．７７．８１．８２はＦＡＭＯ３である。このＦ
ＡＭＯ３のゲートに電子の注入が行われていす（勿論Ｆ
ＡＭＯ３の極性が逆の回路構成をとれば正孔であるが）
、さらにφ、がローの時ｖｃはＴ、であるから、ＮＴＴ
９゜８４がオンして（ａｔ　、、ａｚ　）＝　（ｏ、ｏ
）でその出力はインバータ８０．８５により反転される
から、（ｂ、、ｂｚ　）＝　（１，１）に対応しＶ６＝
■。である。φ３がハイの時ＰＴ７Ｂ、８３がオンして
（ａ、、ａｘ　）＝　（ｉ、ｔ）であるがこの時第２図
１．２．３の各回路の電流経路には電流が流れず本来の
動作をしない。つまりφ３がローの時のみ２５の出力が
有効である。さて前記ｉ）〜ｉｖ）に対応する２５の調
整回路について述べる。

ｉ）に対応するのは（ａ３．’ａｔ　）＝　Ｃｏ、０）
でありこれはデュアル・ゲートのＦＡＭＯ３７６゜７７
．８１．８２のゲート電極が注入されていない状態であ
る。ｉｉ）に対応するのは（ａｔ　、　　ａｚ　）二（
０，１）でＦＡＭＯ３８１，８２のゲート電極に電子が
注入されている状態である。１ｉｉ）に対応するのは（
ａｔ　、ａｘ　）＝　（１，Ｏ）でＦＡＭ０３７６．７
７のゲート電極に電子が注入されている状態である。ｉ
ｖ）に対応するのは（ａ、、ａｚ）＝（ｔ、ｔ）でＦＡ
ＭＯ３７６，７７は８２のゲート電極が共に電子が注入
されている状態である。

このＦＡＭＯ３の構成を第５−　ｂ図に図示する。

５５はＮ−シリコン基板であり、５７．５８はＰＴソー
ス、ドレインでありＰ型層によって構成されている。８
７．８８はＦＡＭＯ３のソース、ドレインとなるＰ型層
である。６２はアイソレーヨン兼基板（サブストレート
）とのコンタクトとなるＮ型層、８９は清浄なゲート絶
縁膜、６４はフィールド絶縁膜、６５はゲート電極、ソ
ース・ドレイン・サブストレート電極若しくは配線に使
われる金属層、例えばアルミニウムである。９０がＦＡ
ＭＯＳの浮遊ゲート電極であり、例えばＰ若しくはＮに
ドープされた或いはノンドープの多結晶シリコンで構成
される。ＦＡＭＯＳのゲート電極に電子を注入する時は
５５（６２）と８８間つまり、書き込み用ＦＡ　　ＭＯ
Ｓのドレインとサブストレート間の空乏層中に（図では
点線領域）アバランシェを起こし、その際生ずる電子を
加速電界で浮遊ゲート電極に注入することで行われる。

従って書き込み用ＦＡＭＯ３のドレイン・サブストレー
ト間のＰＮジャンクションでのアバランシェ電圧がその
ドレイン・アイソレーション間のＰＮジャンクションの
逆降伏電圧により妨げられぬように、書き込み用ＦＡＭ
Ｏ３のドレイン８８゜アイソレーション８６間の間隔９
２は通常のＭＯＳのドレイン５８、アイソレーション８
６間隔９１より大きくしなければならない。当然９１を
９２の長さに合わせることは可能である。９０は又多層
配線用の多結晶シリコンを浮遊ゲート電極とすることが
できるし、逆に浮遊ゲートに使われる多結晶シリコンを
多層配線に使うことも可能である。又第５−　ａ図では
、７７若しくは８２が注入状態でにあり、かつφ３がロ
ーで７９．８４がオンしている時ａ　ｌ　ｒ　　ａ　を
電位がハイとなるように７９．８４のオン時インピーダ
ンスは高く設計される。勿論７７．８２が充分注入状態
にあれば、７９．８４と同サイズ（同チャネル幅、同チ
ャネル幅、同ゲート絶縁膜厚）でも充分インピーダンス
が低くなるためサイズ的には７９．８４は７７゜８２と
同等程度で構わない。第５−　ｃ図はこれらの意図を包
含した７６．７７．７８のパターン例である０図の模様
は第５−　ｂ図と同じものである。

すなわち斜線部はＮ型のアイソレーション兼サブストレ
ートとのコンタクトをとる層、白部はＰ型層か若しくは
サブストレート、二重斜線部はＦＡＭＯＳのゲート電極
例えば多結晶シリコン、ドツト部はゲート、ソース、ド
レイン、サブストレートの電極となる金属層、例えばア
ルミニウムである０図はＰ型、若しくはＮ型層と、金属
とのコンタクトを表わす、書き込み用ＦＡ　　ＭＯ３７
６ではドレイン、アイソレーション間の間隔９２を読み
込み用ＦＡＭＯＳ若しくは通常のＭＯ３７Ｂのドレイン
、アイソレーション間の間隔９１より大きくとっている
。

このようにＦＡＭＯＳを調整回路に使えば、これは、集
積回路のウェハー状態でのテスト時にテスターから直接
調整を行い、後にこの電圧検出回路を何ら調整する必要
がない。

続いて比較回路３について説明する。３はφ３がローで
本来の動作をする。３は差動増幅器４０からなる。差動
増幅器４０は第３−　ａ図の如く演算増幅器で構成され
、反転入力Ｖ、と非反転入力Ｖ□とを比較する。Ｖ、＞
Ｖ□ではＶｏ”ロー（０）　、Ｖｌ　＜ＶＮＩ”？’は
Ｖ、　＝）４　（１）となる。

分解能は第３−　ａ図演算増幅器のオープン・ループゲ
インで決定され、典型的にこのゲインは７０ｄＢ乃至８
０ｄＢであるから、電流電圧の約３千分の１乃至１万分
の１の微小電圧を比較できる。

比較器については発振の心配は無く、第３−　ａ図の容
量Ｃ＋、Ｃｔは小さくて良い。

つまり、第３−　ｂ図における５２によって示されるゲ
ートの構造でなく、第４−　ａ図の５９に示されるゲー
ト構成で良い。又３−　ａ図４５．５０のコンダクタン
ス係数の比も同程度であってさしつかえない。第３−　
ａ図の演算増幅器のオープン・ループゲインは増幅段を
構成する各トランジスタのチャネル長を長く、基板濃度
を高く、ゲート膜厚を薄くすればより高くなる。この内
集積回路の設計でゲインを高くするよう工夫するには、
増幅器を構成する各トランジスタのチャネル長を長くす
ることである。これは増幅器のトランジスタのチャネル
長が電圧検出回路の内でも増幅器以外のトランジスタ、
若しくは、電子機器における電池電圧検出回路以外の集
積回路のトランジスタのチ゛ヤネル長より長いこととし
て特色づけられる。

ところで、本具体例□では、比較器３の入力はｖＩ−Ｖ
、、Ｖ□＝Ｖ□である。調整回路４がｉ）の状態の時に
は、 Ｉ ｖａ＞ｖａ”では差動増幅器４０の出力はロー（接地電
位）に、ｖａ＜ｖａ”ではハイ（Ｖｎｏ）になる。逆に
言えば所望のＶＪ”でｖａの検出が行われるように、Ｒ
ｔ／Ｒ１の比とｒｉ／Ｒ十ｒ（ｉ　＝　１　、２　＝）
さらにＶｓ；　（Ｖｔｒ　　ＶＧＴＰ　）が設定される
のである。このように本発明では電圧検出回路を構成す
る基準電圧と被検出変換電圧の比較が差動増幅器よりな
る比較器で行われる。

最後にホールド回路６は第６図の如きフリッ７゜フロッ
プよりなるシフトレジスタ４１で構成され、φ３がロー
では差動増幅器４０の出力Ｖ　ｃｏ＋ｉｐを書き込み、
φ３がハイでは、その出力をホールドする記憶回路とな
る。Ｖ　ｃｏｍｅはホールド回路内のインバータを構成
するトランジスタ、例えば（９６゜９７）若しくは（１
０２，１０３）によりさらに増幅されて出力ｖｋとなる
。

第２図６の例では、電圧検出の各回路１，２゜３．４を
動作させるパルスφ、とホールド回路のクロックパルス
とを同じφ、にしているが、実は、このホールド回路の
出力信号が常時完全に必要となる場合には、φ、パルス
のハイからローに変わる時の各回路の動特性、すなわち
過渡特性が問題となる。この時には、例えば電圧検出の
各回路１゜２．３．４が静的に一様になるまでの時間り
、をφからさし引いて第７−　ｃ図φ、の如きパルスで
ホールド回路を駆動する。φ、は１．からφ４の半クロ
ックの時間ｔｂに相当するパルスを抜いたもので、第７
−　ｂ図の如くシフトレジスタ１０４とノア１０５で作
られる。

また上記に加えて、φ、パルスのローからハイに変わる
時の電圧検出の各回路１．２，３．４及びホールド回路
の過渡特性が同様の意味で問題となれば、φ、からある
一部時間ｔａｃｉａのエフロツク分）に相当するパルス
を抜いたφ、でホールド回路を駆動する。φ、は第７−
　ｂ図の如くシフトレジスタ１０６とナンド１０７、イ
ンバータ１０８とで作られる。この第７−ｂ図の回路は
パルス発生回路５の中に含まれる。

ところで本発明の具体例第２図では調整を２で行ってい
るが、１で調整を行うこともでき、それは例えば、被検
出電圧変換回路２の演算増幅器１９の出力に２０．２１
．２２，２３．２４の替わりに１７．１８なる抵抗体を
接続して、圧回路１の演算増幅器１６の出力に１７．１
８の替わりに２０．２１，２２．２３．２４なる抵抗体
と調整回路４を接続してＶｓｔを調整する型式である。

いずれにしても上記の如く本発明の電圧検出回路のＩＣ
は電子時計を構成する他の回路と共に共存でき、容易に
集積化されることに特色がある。

ところで、本発明における電圧検出回路のＩＣは、更に
次の様な検出設定電圧自動調整方式も可能にする。第８
図に示す回路は不揮発性記憶素子（この場合はＦＡＭＯ
３）１１０〜１１４．１１５〜１１９とＦＡＭＯ３の０
Ｎ−ＯＦＦをコントロールするための注入コントロール
・トランジスタ１２０〜１２４、及びこのコントロール
・トランジスタをクロックパルス人力Ｃ２により順次導
通させるべく構成されるシフトレジスタ１２５より構成
される。比較回路３の比較入力となる■４端子はコント
ロール・トランジスタによってＦＡＭＯ３が順次ＯＮｔ
、てゆくと、ｒ＝％ｒ、の抵抗が順次短縮されていくこ
とにより、電圧が可変となる。又ＦＡＭＯ３１１０と１
１５，１１１．１１６という風に前述の如くデュアルゲ
ート構造である。更にｖ９端子はＦＡＭＯ３に電荷を注
入するための書き込み入力となり−３０〜−５０Ｖ程度
の電圧がインパルス状に印加される。第９図は、第８図
における自動調整回路１０９を用いて、自動調整するた
めの実際のシステムの一例を示す。

この例は電源電圧がある所望の電圧になった時、これを
検出するものであって、従ってｖ４゜”’ＶＤＤとなる
。まず電源電圧■ＤＤを検出設定電圧に設定する。この
時比較回路３の出力■。ｏｍｐはＨレベルとする。コン
トローラ１２７はこれを確認して、次にリセットを解除
してクロックＣ１０人力よりカウンタ１２６を介して自
動調整回路１０９にＣ２を入力し、第８図シフトレジス
タ１２５を動かすと、レジスタ出力Ｑ、−Ｑ、が順次Ｌ
レベルとなり、この時注入パルスがＶ、に印加されるの
でＦＡＭＯ３１１０〜１１４は順次ＯＮする。すると、
被検出電圧ｖ６は電位がクロックパルスに同期して次第
に低下し、基準電位Ｖｓｔを横切った時比較回路３の出
力Ｖ　ｅｏ１１９はＬレベルと変化する。

この時コントローラ１２７はクロックと注入パルスを速
やかに停止して調整の終了とする。従って、この回路を
通常使用する時には、電源電圧が設定電圧に達すると、
コンパレータ３は゛直ちに検出してくれることになる。

前述の回路における調整素子としては特に、ＦＡＭＯ３
に限らず通常の揮発性の半導体メモリーであってもかま
わず、又、不揮発性メモリーについてもＭＮＯＳ等のト
ンネル注入型の素子であってもよい。更に、本発明にお
ける調整手段としては次のものも含まれる。第１０図は
調整回路にヒユーズ（チタン又はシリコン等を材料とす
る）１３０を用いたもので入力１３４とｖＤＤ間に多大
な電流を流し、熱的に切断するか、しないかで検出電圧
を調整する。

消費電流が非常に制限される時はＴ３のような微分パル
スを用いて、ＮＴ１３３を間欠的にオンンにしてサンプ
リング検出すればよい、他の手段としてはヒユーズ１３
０に相当する部分をレーザ等で切断してもよい。すなわ
ち、ＦＡＭＯ３，ＭＮＯＳ、ヒユーズ等は不揮発性であ
り、本発明の調整手段はすべての不揮発性記憶素子及び
揮発性記憶素子に適用できる。更に前述の手段は、全て
ＩＣの実装前すなわち、チップ若しくはウェハー状態で
の調整を可能にするものであるが、ボンディング、機械
的接点等の実装時若しくは後の状態での端子選択による
調整も可能となる。

第１１図は本発明の電子時計の全体の回路図であり、電
池電圧の低下を検出し、適当な表示により携帯者に電池
の寿命の尽きたことを知らせ、電池の交換を促すための
電圧検出回路を具備している。基準電圧発生回路（１０
〜１５）と比較回路３、データホールド用のシフトレジ
スタ４１、サンプリングパルスφ３発生用のシフトレジ
スタ７、外部端子ｗ、　、Ｗ！を有する調整回路４は第
２図と殆んど同じ構成となる。この場合基準電圧ｖ−は
直接比較回路３に入力され、又被検出電圧は電源電池の
電圧となる。

１５４は水晶発振用のインバータ、Ｒｒは帰還抵抗、Ｒ
ｏは出力抵抗、Ｃｏ、Ｃｓはコンデンサであり１５６は
１６段のＡ分周段よりなる分周回路である。この回路に
おける調整は次の如く行う。

まずＲａｓ。、をＨレベルにする。この時分周回路１５
６のうち低周波段はリセットされる。従って、３１６は
Ｌレベル、ゲート１４２の出力はＨレベルとなり、ゲー
ト１４５の出力はＨレベルとなり、針駆動用モータ出力
の一方０．出力はＨレベルとなる。又、フリップフロッ
プ１４３はηビット構成であり、Ｃ２がＬレベルのとき
Ｗ＝ζ４はＬレベルとなる。一方インバータ１５３の出
力はＬレベル−であるのでゲート１４８，１４９ともに
出力はＬレベルとなり針駆動用モータ出力０□はやはり
Ｈレベルとなる。この時０□端子を強制的に外部にてＬ
レベルにすると、ゲート１４８，１５８が開く。電圧検
出回路のサンプリングパルスφ、。

１３はゲート１６０により全てのゲートを開き、定常的
に検出状態となる。又データホールド用のシフトレジス
タ４１はＴ、により書き込み状態となりゲート１４８を
通して検出データをＯ３に出力する。その後電源電圧ｖ
０を変化させ設定電圧にし、Ｗ、、Ｗ、端子を調整して
０１の出力が変化する状態をＦＡＭＯ３に書き込む。し
かる後に電源を正常にして、Ｒ０３゜、端子を開放する
と、分周回路１５６のリセットが解除され、０＋、Ｏｚ
には１秒毎に交番に駆動パルスが出力される。又シフト
レジスタ７のデータ人力Ｗは１６段目のマスク信号Ｍ８
．を用いるので、前記モータ駆動信号とは０．５秒、時
間のずれを待つサンプリングパルスφ３が作られ、やは
り２秒に１回微少時間に電圧検出を行いデータホールド
用シフトレジスタ４１にデータをスト・アさせる。

もし電池電圧が低下して所定の電圧に達し、比較回路３
の出力が反転するとデータホールド用シフトレジスタ４
１のＱ３はＨレベルからＬレベルに変化する。ゲート１
４２からはＱ３がＨレベルのときには３１６の信号が出
力されるが、電圧が低下してＱ３がＬレベルに変化する
と第１１−ｂ図のようにＳＩ２のパルス巾で規制された
＋ＡＨｚ信号となる。出力０．．０□はそれぞれゲート
１４２の出力３１４□の立上り、立下りに同期して出力
されるので第１１−ｂ図ＯＩ、０□のようになる。

このときモータに流れる電流りはＱ、がＨレベルのとき
は１秒間隔に交互に流れ、Ｑ３がＬレベルのときには２
秒ごとに１回連続して交互に流れる電流となる。従って
出力０．．０□には１秒毎の交番信号でなく時間的に偏
って出力されるので時計の秒針が１秒ずつ運針していた
のが、見かけ上２秒に１回、２ステツプずつ進み携帯者
に警告する。

本発明に用いる電圧検出回路は２レベル以上の検出も可
能である。第１２−ａ図は２レベルの電圧検出を行う回
路である。φ７．φ６は第１２−す図の如く各々位相の
ずれた信号であって電圧検出回路は各タイミングで同じ
ように動作するが、但しφ８人力の時は検出時にトラン
ジスタ１６５はＯＦＦしているので基準電位としてはＶ
ｓｔが用いられφ７を用いた時には、検出時に１６５は
ＯＮしくＲｚ　／Ｒ＋　＋Ｒｚ　）Ｖａｔが基準電位と
なり、φ７とφ８を使い分けることにより２レベル検出
となる。各々のタイミングで検出された比較回路３の出
力はそれぞれフリップフロップ１６３，１６４にて記憶
される。又被検出電位■６は必要があれば前述の如く調
整回路によって調整される。

第１２−ａ図における回路は時計では例えば太陽電池付
の如くの充電式のものに限られる。

φ、のタイミングは二次電池電圧の低下を検出し、Ｑ、
の出力により携帯者に充電を促すべく予告の表示をする
。φ８のタイミングは逆に過充電のための二次電池電圧
の上昇を検出し、Ｑ６の出力により充電を停止させる。

本発明における電圧検出回路はモノリシックＩＣ化され
、特に時計用ＩＣの如く、他の機能と同一のチップ内に
集積化することが可能であり、又検出電圧の調整回路は
検出電圧のＩＣ間のバラツキを補償する意味でＩＣ内ト
リミングをも可能にするものである。

本発明による電圧検出回路は、外付のボリューム、抵抗
等のトリマーを必要としない点で画期的であり、又特性
的に言っても闇値電圧の異なる２つのＭＯ３Ｉ−ランジ
スタの闇値電圧の差を基準として電圧検出するため温度
変動、電源電圧変動に対して、極めて安定である。又時
計用ＩＣに用いることにより、外付調整素子の省略によ
り、小型化、低コスト化が更に推進され、また、温度変
化の大きい環境で使用されても極めて正確な検出を行う
ことができ、大きな意義を持つものである。

【図面の簡単な説明】

第１図は本発明に用いる電圧検出回路のブロック図。 第２図は本発明に用いる電圧検出回路の具体例を示す図
。 第３−　ａ図は本発明に用いる電圧検出回路における演
算増幅器Ｃ−ＭＯ３で構成した具体図。 第３−　ｂ図はＭＯ３集積回路の断面図。 第４−　ａ図はＭＯ３集積回路の断面図。 第４−　ｂ図は集積回路中の抵抗体の構成図。 第４−　ｃ図は抵抗体をＭＯＳで形成した構成図。 第４−ｄ図は抵抗体をダイオードで形成した構成図。 第５−　ａ図は本発明による電圧検出回路における調整
回路の制御回路の具体図。 第５−　ｂ図はＭＯＳ及びＦＡＭＯ３（７）集積回路断
面図。 第５−　ｃ図は第５−　ａ図制御回路の集積回路上の平
面図。 第６図は本発明に用いる電圧検出回路におけるフリップ
フロップの具体図。 第７−　ａ図は本発明の電圧検出回路におけるパルス発
生回路のサンプリングホールドの各パルスのタイミング
図。 第７−　ｂ図は本発明の電圧検出回路におけるパルス発
生回路の他の具体例を示す図。 第７−　ｃ図は本発明に用いる電圧検出回路における第
７−　ｂ図パルス発生回路のサンプリングホールドの各
パルスのタイミング図を示す図。 第８図は本発明に用いる電圧検出回路の検出設定電圧の
自動調整回路の具体例を示す図。 第９図は電圧検出回路の自動調整システムの具体例を示
す図。 第１０図は本発明に用いる電圧検出回路における調整回
路の他の具体例を示す図。 第１１−ａ−ｂ図は本発明の電子時計の具体例と主要部
タイミング図。 第１２−ａ図は２レベルの電圧検出を行う本発明に用い
る電圧検出回路の具体例を示す図。 第１２−ｂ図は２レベルの電圧検出を行う電圧検出回路
のサンプリングホールドパルスのタイミング図。　　　
　　　　　　　　　　　以　上φ 第１図 Ｃ３ｆ　Ｃ４”　Ｃｔ 第３−ｂ図 第５−α図 ￥ジーＣ回 第６図 第ｑ巳 第１０図 菊１２−α図 第１２−ｂ図 手続補正書（自発） 特許庁長官　小　川　邦　夫　殿 ２、発明の名称 差動増幅器 ３、補正する者 事件との関係　　出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役　　中　村　恒　也 ４、代理人 〒１０４　東京都中央区京橋２丁目６番２１号５、補正
の対象 明細書 １、発明の名称 差動増幅器 ２、特許請求の範囲 第１及び第２の負荷トランジスタ（４８，４９）前記第
１の負荷トランジスタ（４日）に直列接続される第１の
入力トランジスタ（４６）、前記第２の負荷トランジス
タ（４９）に直列接続される第２の入力トランジスタ（
４７）、及び前記第１の入力トランジスタ（４９）と前
記第２の人力トランジスタ（４７）の共通接続されたソ
ース電極に直列接続される電流源トランジスタ（４５）
よりなる差動増幅段と、前記第２の負荷トランジスタ（
４９）と前記第２の人力トランジスタの接続点の電圧を
ゲート電極の入力電圧とする第１の増幅トランジスタ（
５１）と前記第１の増幅トランジスタ（５１）に直列接
続される第２の増幅トランジスタ（５０）よりなる増幅
出力段と、前記電流源トランジスタ（４５）と前記第２
の増幅トランジスタ（５０）のゲート電極にバイアス電
圧（■、）を供給するバイアス電圧発生段（４３，４２
，４４）よりなり、前記第２の負荷トランジスタ（４９
）と前記第１の増幅トランジスタ（５Ｉ）のコンダクタ
ンス係数の比を前記電流源トランジ、スタ（４５）と前
記第２の負荷トランジスタ（５０）のコンダクタンス係
数の比の２倍としたことを特徴とする差動増幅器。 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は集積化に適するＭＯＳｌ−ランジスタよりなる
差動増幅器に関するものである。 〔従来技術〕 従来においては、完全に集積化ができ、かつ反転入力と
非反転入力との差電圧のみを完全に増幅できる差動増幅
器は考えられていなかった。 〔本発明が解決しようとする課題〕 従来の差動増幅器は、他の回路と共に完全に集積できな
いため、部品点数が増加するなどして、非常に不便であ
り、又、反転入力と非反転入力との間の差電圧のみを完
全に増幅できないため効率が悪（なっていた。 本発明の目的は、上記課題を鑑み、反転入力と非反転入
力との差電圧を完全に増幅し、かつ同一基板上に完全に
集積化可能な差動増幅器を提供することにある。 〔課題を解決するための手段〕 本発明の差動増幅器は、 第１及び第２の負荷トランジスタ（４８，４９）、前記
第１の負荷トランジスタ（４８）に直列接続される第１
の入力トランジスタ（４６）、前記第２の負荷トランジ
スタ（４９）に直列接続される第２の入力トランジスタ
（４７Ｌ及び前記第１の入力トランジスタ（４９）と前
記第２の入力トランジスタ（４７）の共通接続されたソ
ース電極に直列接続される電流源トランジスタ（４５）
よりなる差動増幅段と、前記第２の負荷トランジスタ（
４９）と前記第２の入力トランジスタの接続点の電圧を
ゲート電極の入力端子とする第１の増幅トランジスタ（
５１）と前記第１の増幅トランジスタ（５１）に直列接
続される第２の増幅トランジスタ（５０）よりなる増幅
出力段と、前記電流源トランジスタ（４５）と前記第２
の増幅トランジスタ（５０）のゲート電極にバイアス電
圧（Ｖｉ　）を供給するバイアス電圧発生段（４３，４
２，４４）よりなり、前記第２の負荷トランジスタ（４
９）と前記第１の増幅トランジス多（５１）のコンダク
タンス係数の比を前記電流源トランジスタ（４５）と前
記第２の負荷トランジスタ（５０）のコンダクタンス係
数の比の２倍としたことを特徴とする。 〔実施例〕 第１図は本発明の演算増幅器の実施例を示す図である。 ■わがローの時ＮＴ４２はオフ、又インバータ５３によ
りＰＴ５４もオフとなり、各導電経路に電流が供給され
る。ＰＴ４３はＮＴ４４に比して、闇値電圧が高（、コ
ンダクタンス係数が低いのでバイアス電圧■８はＮＴ４
４の闇値電圧のやや上にバイアスされる。反転入力トラ
ンジスタのＮＴ４６と非反転入力トランジスタのＮＴ４
７は同幾何寸法、同電気特性の素子であり、相補的負荷
トランジスタのＰＴ４　ＢとＰＴ４９も同幾何寸法、同
電気特性の素子である。反転入力■１、非反転入力■□
の電位がＮＴ４６．４７の闇値電圧より高ければ、その
電位の如何に依らずＮＴ４５に流入する電流が一定であ
るので、ＰＴ４９とＰＴ５１のコンダクタンス係数の比
をＮＴ４５とＮＴ５０のコンダクタンス係数の比の２倍
にとり、さらにそれぞれ４９と５１及び４５と５０の闇
値電圧を等しくするため近接させて配置することにより
、完全に■１とＶＮＩの差電圧をのみ増幅する演算増幅
器ができる。この時、チャネル長を４９と５１．４５と
５０で等しくし、チャネル幅でコンダクタンス係数の比
を決定するのが良い。又コンダクタンス係数を５０．５
１の方を４５．４６゜４７．４８．４９よりかなり大き
くすれば５０゜５１よりなる増幅出力段は低インピーダ
ンスであって、又ゲイン１となる周波数のクロス・オー
バ一点が４５．４６，４７．４８．４９より構成される
差動増幅段のクロス・オーバ一点よりかなり高く、ボル
テージ・フォロワーとして用いても位相遅れがクロス・
オーバ一点で１８０°未満が達成されるので発振しない
。又、この時、コンダクタンス係数を大きくとれば、必
然的にチャネル幅を大きくとる必要があり、チャネル幅
を大きくとれば、５１のドレイン・ゲート間に寄生的に
着く帰還容量Ｃ２と５１のゲートに着くゲート膜容量Ｃ
Ｉとで全体として（Ｃ＋＋Ｃ２）×（増幅出力段ゲイン
）の容量が４９のドレインに着いて見えるのでさらに周
波数特性を安定にできる。ＰＴ５１の断面を第２図に示
す。第２図において５５はシリコン基板、５７はソース
拡散領域、５日はドレイン拡散領域、６５はゲート電極
、コンタクト等に用いられる金属層、５２はゲート絶縁
膜、６４はフィールド絶縁膜、６２はアイソレーション
層である。第２図で説明すればそれはＰＴ５１のゲート
絶縁膜を５２の如くゲート・ドレインの重なりを第３図
５９より多くとると、チャネル幅が大きいので容■Ｃ２
は大きくなる。ここで第３図は通常相補型ＭＯ”Ｓ（以
降Ｃ−ＭＯ３と書＜）ＩＣ構造を示す図であり、第３図
においてはＮ−シリコン基板５５上にＰ−ウェル５６が
形成され、ＰＴのソース５７、ドレイン５８と共に若し
くは別にＮＴのアイソレーション層６３がＰ形拡散若し
くはイオン打ち込みで形成され、ＮＴのソース６０、ド
レイン６１と共に若しくは別にＰＴのアイソレーション
層６２がＮ型拡散若しくはイオン打ち込みで形成される
。５９は清浄なゲート絶縁膜であり、６４はフィールド
絶縁膜、６５はゲート電極、若しくはサブストレート、
ソース、ドレイン電極、或いは配線に用いられる金属層
、例えばアルミニウムである。又ゲート・ソース間容量
Ｃ３とゲート・サブストレート間容量Ｃ４が並列して、
合成容量がゲート収容ｆｆ１ＣＩとなってゲート・電源
間容量となるが、これも又、チャネル幅が大きいため大
きくなるのである。発振に更なる安定を図るためには、
５２のゲートのドレインとの重なりを増すことにより任
意に帰還容量を増して行える。 第１図の演算増幅器においてもう１つの問題は差動入力
間に生ずるオフセット電圧であるが、これは原理的に数
ｍｖオーダーであり、又パルスｖｃのローレベル信号の
パルス幅をある程度大きくとれば、演算増幅器の定電流
源となるＮＴ４５の流入電流を小さくできるのでオフセ
ット電圧を小さくしぼれる。なぜならある程度パルス幅
が大きければ、演算増幅器の応答を下げられるためであ
る。 一方策１図の如き演算増幅器のオフセット電圧の温度特
性、電圧特性は極めて小さく問題にならない。 第４図は本発明の差動増幅器を用いて集積化した電圧検
出回路の例である。■は基準電圧回路であって、安定な
基準電圧Ｖ□を発生させる回路であり、２は被検出電圧
変換回路であって、それは被検出電圧そのものであるか
、若しくは被検出電圧に強く依存する変換電圧ｖ４を発
生する回路である。３は比較回路であって、１の基準電
圧Ｖｓｔと２の被検出電圧の変換電圧ｖ４とを比較する
回路である。電圧検出のための設定電圧はこの基準電圧
と変換電圧すなわち比較回路に入力される電圧の一致す
るときの被検出電圧である。 ４は設定電圧の調整手段を含む、調整回路であって、１
を調整する構成、２を調整する構成が考えられる。すな
わち比較電圧となる基準電圧と、被検出電圧の変換電圧
の２つのうちいずれか若しくは両方を調整する回路が考
えられるが第４図ではこの被検出電圧変換回路の変換電
圧■４と調整する構成がとられている。さらに以上まで
の１゜２．３．４の回路では、それを作’ＭＪさせるパ
ワー、つまり消費電流は常時流すことになるため、時計
のように電池を電源とし、パワー・の限定しているもの
では、この電圧検出回路をサンプリング駆動にし、消費
電流を極力押さえる。５はこのサンプリング駆動に必要
なパルスφ３．φ５．φ６゜φ１．φ８を発生するパル
ス発生回路であって、１．２，３．４の各回路、或いは
その内の幾つかの回路にサンプリング・パルスが送られ
、サンプリングで各回路が動作する。しかしながら、比
較回路３の出力は多くの場合常時必要なことが多く、こ
のためサンプリングしていない時には、比Ｉ膜回路３の
出力を保持するボールド回路が必要になる。 ６はこのホールド回路であって、このホールド回路に必
要なパルスはサンプリングと同様に５のパルス発生回路
から送られる。この電圧検出回路において１の基準電圧
回路、２の被検出電圧変換回路及び３の比較回路に本発
明の差動増幅器が用いられている。 第４図においてパルス発生回路５は、シフトレジスタ７
とナンド回路８により構成され、φ濁。 φ２からφ、が作られる。例えばφ、を６４Ｈｚ、φ２
を％ＩＴｚとずれば、φ、にはローレベルがｌ／１２８
秒でハイレベルが（２−１／１２Ｂ）秒の、所謂ローレ
ベルの幅の極く小さいパルス（微分パルス）が出るごと
になる。この様な微分パルスにより、１，２，３，４．
６の各回路が作動させられる。 さて、φ３がローの時のみ１．２，３．４の各回路の電
流が流れ、各回路が目的とする本来の動作をするので、
前記例からすれば各回路の消費電流は平均して１／２５
６にできローパワー化が達成されるわけである。 次に基準電圧回路１について説明する。φコがローの時
ＮＴｌ０はオフ、ＰＴＩＩは、インバータ９により■、
がハイとなるのでオフ、従ってこの時１における静特性
は、１０．１１に無関係である。又差動増幅器Ｉ６につ
いては第１図に示されるように、ＮＴ４２、ＰＴ５４は
オフとなるので、４２．５４に無関係である。逆にφ３
がハイの時、ＰＴ１２はオフ、ＮＴｌ０がオンとなるの
で、ＮＴｌ０のドレイン電位はローであり、ＮＴ１４は
オフ、ＰＴＩＩはオンとなるので、この時各導電経路に
電流は流れない。又差動増幅器１６においてもＰＴ４３
がオフ、ＮＴ４２がオン、従ってＮＴ４４，４５．５０
がオフするので電流は流れない。 φ、がローの時発生する基準電圧は、被検出電圧及び電
源電圧（ＶＤＤ）にほぼ依存せず、又、温度特性もほぼ
持たないと云える構成でなくはならない。木邑体例では
このためＭＯＳの闇値電圧の差を基準電圧とする。第４
図において、チャネル・ドーピング等によりシフトされ
た闇値電圧を有すトランジスタはゲート下に破線をそえ
ることで図示されている。さらに第４図において、ＮＴ
１３と１４をＩＣチップ上に近接させて配置し、闇値を
極めて整合性良くすれば、ＰＴ１２の闇値電圧ＶＴＦと
ＰＴ１５の閾値電圧■６ア、の差■ア、−ＶＧｔｐ＝Ｖ
Ｓｔが接地電位を基準にしてプラ、ス方向に得られる。 即ち、φがローの時ＰＴ１２はオンし、ドレイン電圧が
ハイとなるので、ＮＴ１３゜１４はともにオンし、さら
にＮＴ１４のドレイン電圧がローとなるためＰＴ１５も
オンする。 従って、トランジスタ１２，１３，１４．１５の全てが
オンとなる。このときＭＯＳ）ランジスタ１４と１５の
接続点の電位ＶｓｉはＭＯＳ）ランジスタ１２と１５の
闇値電圧ＶＴＰとＶＧ？Ｐの差となる。このＶＴＰとｖ
　ａｐｔの差Ｖｓｉは、電源電圧（Ｖａｎ）にほぼ依存
せず、基準電圧として極めて安定した電圧となる。こう
して得られた基準電圧■ｓｔバ一般的にボルテージ・フ
ォロワーを構成する差動増幅器１６でバッファされ、そ
の出力は原理的にＶｓｉに等しくそれが高抵抗の抵抗体
１７．１８で分割されるので、最終的な基準電正続いて
被検出電圧変換回路２について説明する。 差動増幅器１９は１６と同様に第１図の如く構成される
のでφ、がローの時本来の動作をしφ、がハイでは各電
流経路及び抵抗体２０．２１．２２゜２３．２４に電流
は流れない。１９はボルテージ・フォロワーを構成する
から、その出力は被検出電圧ＶＪとなり、それが高抵抗
の抵抗体により分割され、ｒｌ　＋ｒ、＋ｒ、＋ｒａ　
＝ｒとすれば、それぞれ０点での電圧は 線形変換される。 又、このようにＣ＋、Ｃｚｈ　　Ｃｓｔ　　Ｃ４の４点
をとったのは第２図が検出設定電圧の調整を２ビツトで
行う具体例としたためである。このように被検出電圧変
換回路２では、被検出電圧が線形変換され、二の線形変
換が抵抗体の比により決定される。又Ｒ＝Ｏの時はＶｃ
４−Ｖ、！であり、被検出電圧そのものをトランスミツ
シランスイッチ３９に入れることができる。そして上記
、被検出電圧の変換電圧と前述基準電圧が比較器の比較
電圧になるわけである。 次に調整回路４について説明する。４は比較器３に入力
される比較電圧の一方若しくは両者を調整する調整回路
であって、第２図具体例は被検出電圧変換回路２を調整
する構成で、２ビツトであって（ｂｓ、ｂｔ）の信号の
状態によってディジタル的に１）〜ｉｖ）の４状態の調
整が可能である。 Ｏはローを１はハイを表す。 ｉ）　　（ｂｓ　　、ｂｚ　）＝　（１，１）Ｖａ　　
＝Ｖｃｔｉｉ）　　（ｂｓ　　、ｂｚ　）＝　（１，０
）Ｖａ　　−Ｖｅｘｉｉｉ）　　（ｂｓ　　、ｂｚ　）
＝　（０，１）Ｖａ　　ｘＶ。 ｉＶ）　　（ｂｓ　　、　　ｂｔ　　）−（０，０）Ｖ
ａ　　−Ｖｃａ続いて比較回路３について説明する。３
はφ。 がローで本来の動作をする。３は差動増幅器４０からな
る。差動増幅器４０は第１図の如く演算増幅器で構成さ
れ、反転入力Ｖ＋　と非反転入力ＶＮＩトヲ比ＩＱする
。Ｖ＋　＞Ｖｗ＋ではｖｏ−ｇｏ−（ｏ）、Ｖ、＜Ｖ□
ではｖ０＝ハイ（１）となる。分解能は第１図差動増幅
器のオープン・ループゲインで決定され、典型的にこの
ゲインは７０ｄＢ乃至８０ｄＢであるから、電流電圧の
約３千分の１乃至１万分の１の微小電圧を比較できる。 比較器については発振の心配は無く、第１図の容ｆｆ１
ｃ＋、　Ｃｚは小さくて良い。 つまり、第２図における５２によって示されるゲートの
構造でなく、第３図の５９に示されるゲート構成で良い
、第１図４５．５０のコンダクタンス係数の比も同程度
であってさしつかえない。 第１図の差動増幅器のオープン・ループゲインは増幅段
を構成する各トランジスタのチャネル長を長く、基板濃
度を高く、ゲート膜厚を薄（すればより高くなる。この
内集積回路の設計でゲインを高くするよう工夫するには
、増幅器を構成する各トランジスタのチャネル長を長（
することである。 これは増幅器のトランジスタのチャネル長が電圧検出回
路の内でも増幅器以外のトランジスタ、若しくは、電子
機器における電池電圧検出回路以外の集積回路のトラン
ジスタのチャネル長より長いこととして特色づけられる
。 ところで、本具体例では、比較器３の入力は■富−ｖ４
、ｖ、ｌＩ＝■□である。調整回路４がｉ）の状態の時
には、 ｒ　■ １（塚十Ｉ（、ｒ。 Ｖ　Ｊ　＞Ｖ　ａ”では差動増幅器４０の出力はロー（
接地電位）に、Ｖａ＜ＶＪ”ではハイ（Ｖｏｏ）になる
。逆に言えば所望のＶＪ“でＶＪの検出が行われるよう
に、Ｒ２／　ＲＩ　Ｏ比とｒｉ／Ｒ＋ｒ（ｉ　＝　１　
、　２−＝）さらにＶｓｔ　（ＶＴＦ　　ＶＧＴＰ　）
が設定されるのである。このように本発明では電圧検出
回路を構成する基準電圧と被検出変換電圧の比較が差動
増幅器よりなる比較器で行われる。 最後にホールド回路６はフリップフロップよりなるシフ
トレジスタ４１で構成され、φ、がローでは差動増幅器
４０の出力Ｖ　ｃａｍｐを書き込み、φ。 がハイでは、その出力をホールドする記憶回路となる。 ■。。、ｐはホールド回路内のインバータを構成するト
ランジスタによりさらに増幅されて出力■、となる。 上記の如く本発明の差動増幅器を用いた電圧検出回路の
ＩＣは電子機器の回路を構成する他の回路と共に共存で
き、容易に集積化されることに特色がある。 〔発明の効果〕 以上に説明したように、本発明の差動増幅器は、完全に
集積化が可能であり、差動増幅器を使用する回路と共に
同一基板上に集積することができる。 又、反転入力と非反転入力との差電圧のみを完全に増幅
しているため、高精度、高効率の増幅を可能とする。 ４、図面の簡単な説明 第１図は本発明の差動増幅器を示す回路図。 第２図は本発明の差動増幅器の構造例を示す図。 第３図は一般的なＣ−ＭＯＳの構造を表す図。 第４図は本発明の差動増幅器を応用した電圧検出回路図
。 以上

Claims (1)

【特許請求の範囲】
1. 第１及び第２の負荷トランジスタ（４６、４９）前記第
   １の負荷トランジスタ（４８）に直列接続される第１の
   入力トランジスタ（４６）、前記第２の負荷トランジス
   タ（４９）に直列接続される第２の入力トランジスタ（
   ４７）、及び前記第１の入力トランジスタ（４９）と前
   記第２の入力トランジスタ（４７）の共通接続されたソ
   ース電極に直列接続される電流源トランジスタ（４５）
   よりなる差動増幅段と、前記第２の負荷トランジスタ（
   ４９）と前記第２のトランジスタの接続点の電圧をゲー
   ト電極の入力電圧とする第１の増幅トランジスタ（５１
   ）と前記第１の増幅トランジスタ（５１）に直列接続さ
   れる第２の増幅トランジスタ（５０）よりなる増幅出力
   段と、前記電流源トランジスタ（４５）と前記第２の増
   幅トランジスタ（５０）のゲート電極にバイアス電圧（
   Ｖ＿■）を供給するバイアス電圧発生段（４３、４２、
   ４４）よりなり、前記第２の負荷トランジスタ（４９）
   と前記第１の増幅トランジスタ（５１）のコンダクタン
   ス係数の比を前記電流源トランジスタ（４５）と前記第
   ２の負荷トランジスタ（５０）のコンダクタンス係数の
   比の２倍としたことを特徴とする差動増幅器。