JPS63246027A - 電磁リレ−の駆動回路 - Google Patents
電磁リレ−の駆動回路Info
- Publication number
- JPS63246027A JPS63246027A JP8022887A JP8022887A JPS63246027A JP S63246027 A JPS63246027 A JP S63246027A JP 8022887 A JP8022887 A JP 8022887A JP 8022887 A JP8022887 A JP 8022887A JP S63246027 A JPS63246027 A JP S63246027A
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- JP
- Japan
- Prior art keywords
- coil
- relay
- capacitor
- winding self
- switching element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004804 winding Methods 0.000 claims abstract description 18
- 239000003990 capacitor Substances 0.000 claims abstract description 10
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電磁リレーの駆動回路に関し、特に−巻線自己
保持形リレーの駆動回路に関する。
保持形リレーの駆動回路に関する。
従来、−巻線自己保持形リレーの駆動回路は第３図に示
す方式によっていた。第３図は従来の電磁リレーの駆動
回路の一例を示す回路図、第４図はその動作を説明する
ためのタイミングチャートである。第３図と第４図を併
せ参照すると、互いに直列接続されたＮＰＮ型トランジ
スタ（以下ＱＮ）１０１とＰＮＰ型トランジスタ（以下
Ｑｐ）のコレクタはそれぞれリレー駆動電源子Ｖと一■
に接続される。共通接続された２ケのトランジスタＱＮ
ＩＯＩとＱｐ１０２のエミッタ端子は一巻線自己保持型
リレーのコイル１００の一方の端子に接続される。この
コイル１００の他端子は接地される。このような構成の
電磁リレーの駆動回路においてＱＮＩＯＩのベース入力
端子１０３ヘハイレベル（接地レベルより高レベル）の
パルスを加え、Ｑｐ１０２のベース入力端子１０４を接
地レベルに保つと、ＱＮＩＯＩはオン、Ｑｐ１０２はオ
フとなり、コイル１００には矢印１０５の方向で駆動電
流パルスが印加されて一巻線自己保持形リレーはセット
される。逆にベース入力端子１０３を接地レベルに保ち
ながらベース入力端子１０４にローレベル（接地レベル
より低レベル）のパルスを加えると、ＱＮＩＯＩはオフ
、Ｑｐ１０２はオフとなり、コイル１００には矢印１０
５とは逆方向の矢印１０６の方向で駆動電流パルスが印
加されて一巻線自己保持形リレーはリセットされる。
す方式によっていた。第３図は従来の電磁リレーの駆動
回路の一例を示す回路図、第４図はその動作を説明する
ためのタイミングチャートである。第３図と第４図を併
せ参照すると、互いに直列接続されたＮＰＮ型トランジ
スタ（以下ＱＮ）１０１とＰＮＰ型トランジスタ（以下
Ｑｐ）のコレクタはそれぞれリレー駆動電源子Ｖと一■
に接続される。共通接続された２ケのトランジスタＱＮ
ＩＯＩとＱｐ１０２のエミッタ端子は一巻線自己保持型
リレーのコイル１００の一方の端子に接続される。この
コイル１００の他端子は接地される。このような構成の
電磁リレーの駆動回路においてＱＮＩＯＩのベース入力
端子１０３ヘハイレベル（接地レベルより高レベル）の
パルスを加え、Ｑｐ１０２のベース入力端子１０４を接
地レベルに保つと、ＱＮＩＯＩはオン、Ｑｐ１０２はオ
フとなり、コイル１００には矢印１０５の方向で駆動電
流パルスが印加されて一巻線自己保持形リレーはセット
される。逆にベース入力端子１０３を接地レベルに保ち
ながらベース入力端子１０４にローレベル（接地レベル
より低レベル）のパルスを加えると、ＱＮＩＯＩはオフ
、Ｑｐ１０２はオフとなり、コイル１００には矢印１０
５とは逆方向の矢印１０６の方向で駆動電流パルスが印
加されて一巻線自己保持形リレーはリセットされる。
上述した従来の一巻線自己保持形リレーの駆動回路では
、２種（正及び負）のリレー駆動電源を要すると共に、
電力消゛費を小さくするために一巻線自己保持形リレー
のコイルに印加する駆動パルスのパルス幅をリレー駆動
回路の前段の制御回路で生成しなければならないという
欠点があった。
、２種（正及び負）のリレー駆動電源を要すると共に、
電力消゛費を小さくするために一巻線自己保持形リレー
のコイルに印加する駆動パルスのパルス幅をリレー駆動
回路の前段の制御回路で生成しなければならないという
欠点があった。
本発明の電磁リレーの駆動回路は、１つのリレー駆動電
源と、このリレー駆動電源と地気との間に直列接続され
た一巻線自己保持形リレーのコイルとコンデンサ及び第
１のスイッチング素子と、この第１のスイッチング素子
のオン／オフ電位を検出して前記直列接続された一巻線
自己保持形リレーのコイルとコンデンサの両端を短絡す
るように接続された第２のスイッチング素子と、この第
２のスイッチング素子をオン／オフするＡ／Ｄコンバー
タとを備えている。
源と、このリレー駆動電源と地気との間に直列接続され
た一巻線自己保持形リレーのコイルとコンデンサ及び第
１のスイッチング素子と、この第１のスイッチング素子
のオン／オフ電位を検出して前記直列接続された一巻線
自己保持形リレーのコイルとコンデンサの両端を短絡す
るように接続された第２のスイッチング素子と、この第
２のスイッチング素子をオン／オフするＡ／Ｄコンバー
タとを備えている。
〔実施例〕 ′
次に本発明について第１図、第２図を参照して説明する
。
。
第１図は本発明の電磁リレーの駆動回路の一実施例を示
す回路図、第２図は第１図の動作を説明するためのタイ
ミングチャートである。
す回路図、第２図は第１図の動作を説明するためのタイ
ミングチャートである。
第１図において、ＱＮＩＯのベースは入力端子１からの
入力信号により直接制御される。ＱＮＩＯのエミッタは
接地され、コレクタはコンデンサ（以下Ｃ）４と一巻線
自己保持形リレーのコイル（以下ＲＬ）９を介してリレ
ー駆動電源＋Ｖに接続される。ＱＮｌｌは直列接続され
たＲＬ９と０４に並列接続され、ＱＮＩＯのコレクタ電
位を検出するＡ／Ｄコンバータ（以下Ｚ）５により制御
される。第１図に第２図を併せ参照すると、入力端子１
に印加されるハイレベル信号によりＱＮｌｏがオンする
と、そのコレクタ電位６は地気レベルとなり、Ｚ５の十
入力端子電位は抵抗２．３により分圧されたリレー駆動
電源が印加される一入力端子電位より低くなる。Ｚ５の
出力はローレベルとなりＱＮＩＩにベース電流を印加し
ないため、ＱＮＩＩはオフする。従ってＲＬ９には矢印
７の方向に駆動電流が流れて一巻線自己保持形リレーは
セットされる。これによって０４がチャージアップされ
ると、矢印７の駆動電流は消滅し、ＲＬ９はパルス励磁
される。
入力信号により直接制御される。ＱＮＩＯのエミッタは
接地され、コレクタはコンデンサ（以下Ｃ）４と一巻線
自己保持形リレーのコイル（以下ＲＬ）９を介してリレ
ー駆動電源＋Ｖに接続される。ＱＮｌｌは直列接続され
たＲＬ９と０４に並列接続され、ＱＮＩＯのコレクタ電
位を検出するＡ／Ｄコンバータ（以下Ｚ）５により制御
される。第１図に第２図を併せ参照すると、入力端子１
に印加されるハイレベル信号によりＱＮｌｏがオンする
と、そのコレクタ電位６は地気レベルとなり、Ｚ５の十
入力端子電位は抵抗２．３により分圧されたリレー駆動
電源が印加される一入力端子電位より低くなる。Ｚ５の
出力はローレベルとなりＱＮＩＩにベース電流を印加し
ないため、ＱＮＩＩはオフする。従ってＲＬ９には矢印
７の方向に駆動電流が流れて一巻線自己保持形リレーは
セットされる。これによって０４がチャージアップされ
ると、矢印７の駆動電流は消滅し、ＲＬ９はパルス励磁
される。
次に入力端子１にローレベル信号が印加されると、ＱＮ
ＩＯはオフし、そのコレクタ電位６はリレー駆動電源＋
Ｖ電位に上昇する。Ｚ５の十入力端子電位は一入力端子
電位より高電位となるため、その出力はハイレベルとな
りＱＮＩＩはオンする。
ＩＯはオフし、そのコレクタ電位６はリレー駆動電源＋
Ｖ電位に上昇する。Ｚ５の十入力端子電位は一入力端子
電位より高電位となるため、その出力はハイレベルとな
りＱＮＩＩはオンする。
即ち、ＲＬ９．Ｃ４，ＱＮ １１による閉回路が形成さ
れ、Ｃ４にチャージアップされた電気エネルギーは放電
される。この放電によりＲＬ９には矢印８方向に駆動電
流が印加されて一巻線自己保持形リレーはリセットされ
る。この矢印８の駆動電流はＣ４の放電が終了すると消
滅しパルスとなる。
れ、Ｃ４にチャージアップされた電気エネルギーは放電
される。この放電によりＲＬ９には矢印８方向に駆動電
流が印加されて一巻線自己保持形リレーはリセットされ
る。この矢印８の駆動電流はＣ４の放電が終了すると消
滅しパルスとなる。
以上説明したように本発明は、−巻線自己保持形リレー
の駆動回路を１つの電源で構成することができ、且つリ
レー駆動回路の前段でパルスを生成しなくても良いとい
う効果がある。
の駆動回路を１つの電源で構成することができ、且つリ
レー駆動回路の前段でパルスを生成しなくても良いとい
う効果がある。
第１図は本発明の電磁リレーの駆動回路の一実施例を示
す回路図、第２図は第１図の動作を説明するためのタイ
ミングチャート、第３図は本発明の電磁リレーの駆動回
路の一実施例を示す回路図、第４図は第３図の動作を説
明するためのタイミングチャートである。 １・・・入力端子、２．３・・・抵抗、４・・・コンデ
ンサ（Ｃ）、５・・・Ａ／Ｄコンバータ（Ｚ）、９・・
・コイル、１０．１１・・・ＮＰＮ型トランジスタ（Ｑ
Ｎ）、十■・・・リレー駆動電源。 棄 Ｉ 図 芽２図
す回路図、第２図は第１図の動作を説明するためのタイ
ミングチャート、第３図は本発明の電磁リレーの駆動回
路の一実施例を示す回路図、第４図は第３図の動作を説
明するためのタイミングチャートである。 １・・・入力端子、２．３・・・抵抗、４・・・コンデ
ンサ（Ｃ）、５・・・Ａ／Ｄコンバータ（Ｚ）、９・・
・コイル、１０．１１・・・ＮＰＮ型トランジスタ（Ｑ
Ｎ）、十■・・・リレー駆動電源。 棄 Ｉ 図 芽２図
Claims (1)
- １つのリレー駆動電源と、このリレー駆動電源と地気と
の間に直列接続された一巻線自己保持形リレーのコイル
とコンデンサ及び第１のスイッチング素子と、この第１
のスイッチング素子のオン／オフ電位を検出して前記直
列接続された一巻線自己保持形リレーのコイルとコンデ
ンサの両端を短絡するように接続された第２のスイッチ
ング素子と、この第２のスイッチング素子をオン／オフ
するＡ／Ｄコンバータとを備えることを特徴とする電磁
リレーの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8022887A JPS63246027A (ja) | 1987-03-31 | 1987-03-31 | 電磁リレ−の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8022887A JPS63246027A (ja) | 1987-03-31 | 1987-03-31 | 電磁リレ−の駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63246027A true JPS63246027A (ja) | 1988-10-13 |
Family
ID=13712493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8022887A Pending JPS63246027A (ja) | 1987-03-31 | 1987-03-31 | 電磁リレ−の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63246027A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994694A (en) * | 1989-08-23 | 1991-02-19 | Tektronix, Inc. | Complementary composite PNP transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54163667A (en) * | 1978-06-15 | 1979-12-26 | Matsushita Electric Works Ltd | Bistable relay control circuit |
| JPS58121521A (ja) * | 1982-01-13 | 1983-07-19 | オムロン株式会社 | 電子式タイマ装置 |
-
1987
- 1987-03-31 JP JP8022887A patent/JPS63246027A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54163667A (en) * | 1978-06-15 | 1979-12-26 | Matsushita Electric Works Ltd | Bistable relay control circuit |
| JPS58121521A (ja) * | 1982-01-13 | 1983-07-19 | オムロン株式会社 | 電子式タイマ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994694A (en) * | 1989-08-23 | 1991-02-19 | Tektronix, Inc. | Complementary composite PNP transistor |
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