JPS62264530A - 単巻線ラツチング型電磁リレ−の駆動回路 - Google Patents
単巻線ラツチング型電磁リレ−の駆動回路Info
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- JPS62264530A JPS62264530A JP10625186A JP10625186A JPS62264530A JP S62264530 A JPS62264530 A JP S62264530A JP 10625186 A JP10625186 A JP 10625186A JP 10625186 A JP10625186 A JP 10625186A JP S62264530 A JPS62264530 A JP S62264530A
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- Japan
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- winding
- relay
- capacitor
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- electromagnetic relay
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Links
- 238000004804 winding Methods 0.000 title claims description 40
- 239000003990 capacitor Substances 0.000 claims description 17
- 238000007599 discharging Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 239000007787 solid Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 241000723353 Chrysanthemum Species 0.000 description 1
- 235000007516 Chrysanthemum Nutrition 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
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- 210000003205 muscle Anatomy 0.000 description 1
Landscapes
- Relay Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は単巻線ラッチング型電磁リレーの駆動回路に関
する。
する。
従来、この種のラッチング型電磁リレーの駆動回路は複
数のトランスファ凰リレーあるいは同等の機能をもつ半
導体スイッチング素子により、前記リレーの励磁コイル
に流れる電流の方向を切替えることによシ、前記リレー
の接点の閉成、開放を行なっている。
数のトランスファ凰リレーあるいは同等の機能をもつ半
導体スイッチング素子により、前記リレーの励磁コイル
に流れる電流の方向を切替えることによシ、前記リレー
の接点の閉成、開放を行なっている。
第４図を参照すると、リレーを用いた単巻線ラッチング
型電磁リレー１０１の駆動回路は、巻線部１０２１およ
び１０３１と接点部１０２２と１０３２とを２個のトラ
ンスファ型リレー１０２および１０３と駆動用電源１０
４とを有している。前記接点部１０２２および１０３２
の共通端子間に前記リレー１０１の巻線部１０１１が接
続されている。前記巻線部１０２１および１０３１に制
御信号が入力されていないとき、すなわち、前記リレー
１０２および１０３が駆動状態にないときは、前記接点
部１０２２および１０３２は実線状態を保ち、前記巻線
部１０１には矢印Ｃ方向に電流が流れ、前記リレー１０
１の接点部１０１２は開放（実線状態）にある。前記巻
線部１０２１および１０３１に制御信号が入力されると
前記リレー１０２および１０３が駆動状態となυ、前記
接点部１０２２および１０３２がそれぞれ破線状態に切
シ換えられる。前記巻線部１０１には矢印り方向に電流
が流れ、前記接点部１０１２は閉成（破線状態）に切シ
換えられる。
型電磁リレー１０１の駆動回路は、巻線部１０２１およ
び１０３１と接点部１０２２と１０３２とを２個のトラ
ンスファ型リレー１０２および１０３と駆動用電源１０
４とを有している。前記接点部１０２２および１０３２
の共通端子間に前記リレー１０１の巻線部１０１１が接
続されている。前記巻線部１０２１および１０３１に制
御信号が入力されていないとき、すなわち、前記リレー
１０２および１０３が駆動状態にないときは、前記接点
部１０２２および１０３２は実線状態を保ち、前記巻線
部１０１には矢印Ｃ方向に電流が流れ、前記リレー１０
１の接点部１０１２は開放（実線状態）にある。前記巻
線部１０２１および１０３１に制御信号が入力されると
前記リレー１０２および１０３が駆動状態となυ、前記
接点部１０２２および１０３２がそれぞれ破線状態に切
シ換えられる。前記巻線部１０１には矢印り方向に電流
が流れ、前記接点部１０１２は閉成（破線状態）に切シ
換えられる。
また、第５図を参照すると、半導体スイッチング素子を
用いた単巻線ラッチング型電磁リレー１０１の駆動回路
は４個のＮＰＮトランジスタ１０４〜１０７で構成され
る。制御信号Ｃ１〜Ｃ４により前記トランジスタ１０４
〜１０７がそれぞれオン、オフ、オフおよびオンとなる
と、前記リレー１０１の巻線部１０１１には矢印Ｃ方向
に電流が流れ、接点部１０１２は開放する。これと反対
に１前記制御信号０１〜Ｃ４により前記トランジスタ１
０４〜１０７がそれぞれオフ、オン、オンおよびオフと
なると、前記巻線部１０１１には矢印り方向に電流が流
れ、前記接点部１０１２は閉成する。
用いた単巻線ラッチング型電磁リレー１０１の駆動回路
は４個のＮＰＮトランジスタ１０４〜１０７で構成され
る。制御信号Ｃ１〜Ｃ４により前記トランジスタ１０４
〜１０７がそれぞれオン、オフ、オフおよびオンとなる
と、前記リレー１０１の巻線部１０１１には矢印Ｃ方向
に電流が流れ、接点部１０１２は開放する。これと反対
に１前記制御信号０１〜Ｃ４により前記トランジスタ１
０４〜１０７がそれぞれオフ、オン、オンおよびオフと
なると、前記巻線部１０１１には矢印り方向に電流が流
れ、前記接点部１０１２は閉成する。
しかしながら、第４図に示した従来の駆動回路において
は、前記電磁リレー１０１０巻線部１ｏ１１の電流方向
切替のための前記トランスファ型リレー１０２および１
０３の動作速度が遅いので前記電磁リレー１０１の高速
駆動ができず、かつ、駆動のための消費電力が大きいと
いう問題点がある。
は、前記電磁リレー１０１０巻線部１ｏ１１の電流方向
切替のための前記トランスファ型リレー１０２および１
０３の動作速度が遅いので前記電磁リレー１０１の高速
駆動ができず、かつ、駆動のための消費電力が大きいと
いう問題点がある。
一方、トランスファ型リレーの替シにトランジスタなど
の半導体スイッチング素子を用いた第５図記載の回路で
は、スイッチング素子数が増え、制御回路が複雑になる
という問題点がある。
の半導体スイッチング素子を用いた第５図記載の回路で
は、スイッチング素子数が増え、制御回路が複雑になる
という問題点がある。
本発明は、巻線部と、この巻線部へ印加される電流の方
向に応答して接点を切替える接点部とを備えた単巻線ラ
ッチング型電磁リレーの駆動回路において、前記巻線部
に直列接続したコンデンサと；外部からの制御信号に応
答して電気回路を閉成する平常時開放型スイッチング素
子と電源とを有し、前記コンデンサおよび前記巻線部に
接続された充電用回路と：前記制御信号に応答して電気
回路を開放する平常時閉成をスイッチング素子を有し、
前記コンデンサおよび前記巻線部に接続された放電用回
路と；を備えたことを特徴とする。
向に応答して接点を切替える接点部とを備えた単巻線ラ
ッチング型電磁リレーの駆動回路において、前記巻線部
に直列接続したコンデンサと；外部からの制御信号に応
答して電気回路を閉成する平常時開放型スイッチング素
子と電源とを有し、前記コンデンサおよび前記巻線部に
接続された充電用回路と：前記制御信号に応答して電気
回路を開放する平常時閉成をスイッチング素子を有し、
前記コンデンサおよび前記巻線部に接続された放電用回
路と；を備えたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図（ａ）を参照すると、本発明の一実施例は、端子
１および２間に直列接続された平常時閉成型スイッチン
グ素子５および平常時開放型スイッチング素子６と、こ
れらスイッチング素子５および６の接続点と端子３との
間に接続されたコンデンサ７と、前記スイッチング素子
５および６のスイッチング状態を制御する制御信号を入
力する制御用入力端子４とｂ募４４−→啼前記端子１お
よび２にそれぞれ負９１１１ （接地側）端子および正
側端子が接続された電源８と、前記端子３と前記電源８
の負側端子との間に巻線部９１が接続された単巻線ラッ
チング型電磁リレー９とを備えている。前記リレー９の
接点部９２は、前記巻線部９１へ矢印Ａ方向に電流が印
加されたとき閉成し、一度閉成した後は矢印Ｂ方向への
電流が印加されて開放するまで閉成状態を保持する。同
様に矢印Ｂ方向への電流印加に応答して開放した後は、
矢印Ａ方向への電流印加まで開放状態を保持する。第１
図（ｂ）も合わせて参照すると、前記端子４より制御信
号が入力される（オン状態）と、前記平常時開放型スイ
ッチング素子６が閉成されると同時に前記平常時閉成型
スイッチング素子７が開放され、前記電源８から前記コ
ンデンサ７を通して前記リレ−９０巻線部９１に充電電
流工１（矢印Ａ方向）が流れてこのリレー９の接点部９
２は閉成するとともに前記コンデンサ７は充電される。
１および２間に直列接続された平常時閉成型スイッチン
グ素子５および平常時開放型スイッチング素子６と、こ
れらスイッチング素子５および６の接続点と端子３との
間に接続されたコンデンサ７と、前記スイッチング素子
５および６のスイッチング状態を制御する制御信号を入
力する制御用入力端子４とｂ募４４−→啼前記端子１お
よび２にそれぞれ負９１１１ （接地側）端子および正
側端子が接続された電源８と、前記端子３と前記電源８
の負側端子との間に巻線部９１が接続された単巻線ラッ
チング型電磁リレー９とを備えている。前記リレー９の
接点部９２は、前記巻線部９１へ矢印Ａ方向に電流が印
加されたとき閉成し、一度閉成した後は矢印Ｂ方向への
電流が印加されて開放するまで閉成状態を保持する。同
様に矢印Ｂ方向への電流印加に応答して開放した後は、
矢印Ａ方向への電流印加まで開放状態を保持する。第１
図（ｂ）も合わせて参照すると、前記端子４より制御信
号が入力される（オン状態）と、前記平常時開放型スイ
ッチング素子６が閉成されると同時に前記平常時閉成型
スイッチング素子７が開放され、前記電源８から前記コ
ンデンサ７を通して前記リレ−９０巻線部９１に充電電
流工１（矢印Ａ方向）が流れてこのリレー９の接点部９
２は閉成するとともに前記コンデンサ７は充電される。
続いて、前記制御信号が断（オフ状態）となると、前記
スイッチング素子６は開放し前記スイッチング素子５は
閉成するので、充電状態にある前記コンデンサ７から前
記スイッチング素子５および前記巻線部９１を通して矢
印Ｂ方向に放電電流工２が流れて前記接点部９２は開放
（復旧）する。
スイッチング素子６は開放し前記スイッチング素子５は
閉成するので、充電状態にある前記コンデンサ７から前
記スイッチング素子５および前記巻線部９１を通して矢
印Ｂ方向に放電電流工２が流れて前記接点部９２は開放
（復旧）する。
第２図を参照すると、第１図（ａ）に示した実施例の第
１の具体的回路例においては、前記スイッチング素子５
および６として、発光ダイオード１０１とこのダイオー
ド１０１によシ動作制御されるＭＯ８型トランジスタ５
１（ノーマルクローズ）および６１（ノーマルオフ）と
を有するトランスファ接点型ＶＭＯ８ソリッドステート
リレー１０が使用されている。このソリッドステートリ
レー１０の一方の端子は抵抗４６を介して電源（＋５Ｖ
）に接続され、他方の端子はＮＯＴゲート４１を介して
前記制御端子４に接続されている。制御信号Ｃ０ＮＴが
デジタル回路のハイレベルの時、前記ダイオード１０１
が発光して前記スイッチング素子５１および６１はそれ
ぞれオフおよびオンとなる。前記電源８から前記コンデ
ンサ７を通して前記巻線部９１に充電電流工１が流れ、
前記リレー９の接点部９２が閉成する。次に、制御信号
Ｃ０ＮＴがデジタル回路のローレベルになると、前記ダ
イオード１０１は消灯し前記スイッチング素子５１およ
び６１はそれぞれオンおよびオフとなる。
１の具体的回路例においては、前記スイッチング素子５
および６として、発光ダイオード１０１とこのダイオー
ド１０１によシ動作制御されるＭＯ８型トランジスタ５
１（ノーマルクローズ）および６１（ノーマルオフ）と
を有するトランスファ接点型ＶＭＯ８ソリッドステート
リレー１０が使用されている。このソリッドステートリ
レー１０の一方の端子は抵抗４６を介して電源（＋５Ｖ
）に接続され、他方の端子はＮＯＴゲート４１を介して
前記制御端子４に接続されている。制御信号Ｃ０ＮＴが
デジタル回路のハイレベルの時、前記ダイオード１０１
が発光して前記スイッチング素子５１および６１はそれ
ぞれオフおよびオンとなる。前記電源８から前記コンデ
ンサ７を通して前記巻線部９１に充電電流工１が流れ、
前記リレー９の接点部９２が閉成する。次に、制御信号
Ｃ０ＮＴがデジタル回路のローレベルになると、前記ダ
イオード１０１は消灯し前記スイッチング素子５１およ
び６１はそれぞれオンおよびオフとなる。
充電状態にある前記コンデンサ７よシ前記スイッチング
素子５１を通して前記巻線部９１に放電電ａＩ２が流れ
前記リレー９の接点部９２が開放する。このように光結
合ソリッドステートリレーを採用することにより、前記
スイッチング素子５１および６１の制御系と前記リレー
９の駆動系とを電気的に絶縁できる。
素子５１を通して前記巻線部９１に放電電ａＩ２が流れ
前記リレー９の接点部９２が開放する。このように光結
合ソリッドステートリレーを採用することにより、前記
スイッチング素子５１および６１の制御系と前記リレー
９の駆動系とを電気的に絶縁できる。
次に、第３図を参照すると、本実施例における第２の具
体的回路例は、前記スイッチング素子５および６として
ＮＰＮ）ランジスタ５２および６２を使用している。こ
のトランジスタ５２０ベースは制御用ＮＰＮトランジス
タ４２のベースおよび制御用ＮＰＮトランジスタ４３の
コレクタに接続されるとともに、抵抗４４を介して電？
ｌ＠Ｖに接続されている。前記トランジスタ６２のベー
スは前記トランジスタ４２のコレクタに接続されるとと
もに、抵抗４５を介して前記’を源Ｖに接続されている
。前記トランジスタ４２および４３のエミッタはそれぞ
れ接地され、このトランジスタ４３のベースには制御信
号Ｃ０ＮＴが入力される。制御信号Ｃ０ＮＴがハイレベ
ルの時、前記トランジスタ４３はオンするので前記トラ
ンジスタ４２および５２がオフする。さらに、このトラ
ンジスタ４２のオフに応答して前記トランジスタ６２が
オンするので、前記巻線部９１には前記電源８から充電
電流工１が流れ、前記接点部９２が閉成する。一方、制
御信号Ｃ０ＮＴがローレベルになると、前記トランジス
タ４３，５２，４２および６２はそれぞれオフ、オン、
オンおよびオフとなる。前記巻線部９１には前記コンデ
ンサ７から放電電流工２が流れ、前記接点部９２は開放
（復旧）する。この回路例においては前記スイッチング
素子５および６としてトランジスタを使用しているので
第２図の回路と比較して低コストとなる。なお、前記ト
ランジスタ５２および６２は他に、両方ともＰＮＰトラ
ンジスタでも、一方がＮＰＮで他方がＰＮＰでも良く、
またＭＯＳ型であっても良い。また、トランジスタのか
わシにサイリスタなど他のスイッチング素子を用いても
良い。さらに、前記制御用入力端子４から前記端子１〜
３までを集積化しても良い。
体的回路例は、前記スイッチング素子５および６として
ＮＰＮ）ランジスタ５２および６２を使用している。こ
のトランジスタ５２０ベースは制御用ＮＰＮトランジス
タ４２のベースおよび制御用ＮＰＮトランジスタ４３の
コレクタに接続されるとともに、抵抗４４を介して電？
ｌ＠Ｖに接続されている。前記トランジスタ６２のベー
スは前記トランジスタ４２のコレクタに接続されるとと
もに、抵抗４５を介して前記’を源Ｖに接続されている
。前記トランジスタ４２および４３のエミッタはそれぞ
れ接地され、このトランジスタ４３のベースには制御信
号Ｃ０ＮＴが入力される。制御信号Ｃ０ＮＴがハイレベ
ルの時、前記トランジスタ４３はオンするので前記トラ
ンジスタ４２および５２がオフする。さらに、このトラ
ンジスタ４２のオフに応答して前記トランジスタ６２が
オンするので、前記巻線部９１には前記電源８から充電
電流工１が流れ、前記接点部９２が閉成する。一方、制
御信号Ｃ０ＮＴがローレベルになると、前記トランジス
タ４３，５２，４２および６２はそれぞれオフ、オン、
オンおよびオフとなる。前記巻線部９１には前記コンデ
ンサ７から放電電流工２が流れ、前記接点部９２は開放
（復旧）する。この回路例においては前記スイッチング
素子５および６としてトランジスタを使用しているので
第２図の回路と比較して低コストとなる。なお、前記ト
ランジスタ５２および６２は他に、両方ともＰＮＰトラ
ンジスタでも、一方がＮＰＮで他方がＰＮＰでも良く、
またＭＯＳ型であっても良い。また、トランジスタのか
わシにサイリスタなど他のスイッチング素子を用いても
良い。さらに、前記制御用入力端子４から前記端子１〜
３までを集積化しても良い。
なお、第１図（ａ）のブロックにおいて、前記リレー９
の巻線部９１．コンデンサ７および電源８の極性を全く
逆にしても良い。
の巻線部９１．コンデンサ７および電源８の極性を全く
逆にしても良い。
また、前記接点部９６は固定側接点を２個有する構成で
も良い。
も良い。
以上説明したように、本発明は平常時開放型スイッチン
グ素子と平常時閉成型スイッチング素子とコンデンサと
で充放電回路を形成してリレーの巻線部に電流を印加す
ることにより、単巻線ラッチング型リレーを低消費電力
で高速に駆動でき、しかも、単純な制御回路で駆動制御
を達成できるという効果がある。また、ＴＴＬＩＣ等の
デジタル論理デバイスにて直接接続可能となシ、単巻線
塁ラッチングリレーの駆動が容易となるという効果もあ
る。
グ素子と平常時閉成型スイッチング素子とコンデンサと
で充放電回路を形成してリレーの巻線部に電流を印加す
ることにより、単巻線ラッチング型リレーを低消費電力
で高速に駆動でき、しかも、単純な制御回路で駆動制御
を達成できるという効果がある。また、ＴＴＬＩＣ等の
デジタル論理デバイスにて直接接続可能となシ、単巻線
塁ラッチングリレーの駆動が容易となるという効果もあ
る。
第１図（ａ）および（ｂ）はそれぞれ本発明の一実施例
のブロック図および動作説明図、第２図および第３図は
第１図（ａｔ Ｋ示したブロック図の具体的回路例を示
す回路図、第４図および第５図は従来の単巻報ラッチン
グ型電磁リレーの駆動回路を示す回路図である。 １．２．３・・・・・・端子、４・・・・・・制御用入
力端子、５・・・・・・平常時閉成型スイッチング素子
、６・・・・・・平常時開放型スイッチング素子、７・
・・・・・コンデンサ、８・・・・・・電源、９・・・
・・・単巻線ラッチング型電磁リレー、９１・・・・・
・巻線部、９２・・・・・・接点部。 菊２図 第３図 筋４図 ＠源 ； 躬！５図
のブロック図および動作説明図、第２図および第３図は
第１図（ａｔ Ｋ示したブロック図の具体的回路例を示
す回路図、第４図および第５図は従来の単巻報ラッチン
グ型電磁リレーの駆動回路を示す回路図である。 １．２．３・・・・・・端子、４・・・・・・制御用入
力端子、５・・・・・・平常時閉成型スイッチング素子
、６・・・・・・平常時開放型スイッチング素子、７・
・・・・・コンデンサ、８・・・・・・電源、９・・・
・・・単巻線ラッチング型電磁リレー、９１・・・・・
・巻線部、９２・・・・・・接点部。 菊２図 第３図 筋４図 ＠源 ； 躬！５図
Claims (1)
- 【特許請求の範囲】 巻線部と、この巻線部へ印加される電流の方向に応答し
て接点を切換える接点部とを備えた単巻線ラッチング型
電磁リレーの駆動回路において、前記巻線部に直列接続
したコンデンサと； 外部からの制御信号に応答して電気回路を閉成する平常
時開放型スイッチング素子と電源とを有し、前記コンデ
ンサおよび前記巻線部に接続された充電用回路と； 前記制御信号に応答して電気回路を開放する平常時閉成
型スイッチング素子を有し、前記コンデンサおよび前記
巻線部に接続された放電用回路と；を備えたことを特徴
とする単巻線ラッチング型電磁リレーの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10625186A JPS62264530A (ja) | 1986-05-09 | 1986-05-09 | 単巻線ラツチング型電磁リレ−の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10625186A JPS62264530A (ja) | 1986-05-09 | 1986-05-09 | 単巻線ラツチング型電磁リレ−の駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62264530A true JPS62264530A (ja) | 1987-11-17 |
Family
ID=14428879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10625186A Pending JPS62264530A (ja) | 1986-05-09 | 1986-05-09 | 単巻線ラツチング型電磁リレ−の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62264530A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01197930A (ja) * | 1988-02-02 | 1989-08-09 | Nec Corp | ラッチングリレー駆動回路 |
| JP2008147060A (ja) * | 2006-12-12 | 2008-06-26 | Denso Corp | リレー制御装置 |
-
1986
- 1986-05-09 JP JP10625186A patent/JPS62264530A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01197930A (ja) * | 1988-02-02 | 1989-08-09 | Nec Corp | ラッチングリレー駆動回路 |
| JP2008147060A (ja) * | 2006-12-12 | 2008-06-26 | Denso Corp | リレー制御装置 |
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