JPS6324653Y2 - - Google Patents

Description

【考案の詳細な説明】 （技術分野） 本考案は増幅器の入力バイアス調整回路に関
し、特に差動入力増幅回路を有する帰還型増幅器
の入力オフセツト電圧の調整をなす入力バイアス
調整回路に関するものである。

（背景技術） 差動入力増幅回路構成の帰還型直結アンプにお
いては、入力差動増幅回路を構成する入力信号印
加用トランジスタのベース入力直流インピーダン
スと帰還信号印加用トランジスタのベース入力直
流インピーダンスとが異なるために、入力段での
オフセツト電圧の発生は避けられず、よつてアン
プ出力部における出力オフセツトが生じる。

かかるオフセツト電圧の発生を阻止する回路は
種々提案されているが、例えば第３図に示す如き
回路が掲げられる。

即ち１対のNPN差動トランジスタＱ１及びＱ
２の一方の入力トランジスタＱ１のベースは入力
信号印加端子となり、このベースと接地間には入
力抵抗Ｒ１が設けられている。両トランジスタの
各コレクタは負荷抵抗Ｒ２及びＲ３をそれぞれ介
して正電源＋Ｖに接続されると共に、後段増幅回
路Ａの１対の差動入力となつている。この増幅回
路Ａの出力は回路出力端子となると共に、抵抗Ｒ
４及びＲ５よりなる帰還回路を介して差動トラン
ジスタＱ１及びＱ２の他方のトランジスタＱ２の
ベース帰還入力となつている。尚、I0は定電流源
を示す。

そして、入力オフセツト電圧をなくすために
は、入力バイアス調整回路が設けられており、こ
れはPNPトランジスタＱ３と調整用抵抗Ｒ６よ
りなる。すなわち、トランジスタＱ３のベースは
入力端に接続され、エミツタは抵抗Ｒ６を介して
正電源＋Ｖに接続され、またコレクタは負電源−
Ｖへ接続される構成である。

かかる構成において入力トランジスタＱ１のベ
ース電流I_Bは逆極性のPNPトランジスタＱ３のベ
ースから供給されることになり、ここでは抵抗Ｒ
６を調整して両ベース電流を等しくすれば、入力
抵抗Ｒ１には直流電流は流れず、よつて入力オフ
セツト電圧をほぼなくすことが可能となる。

しかしながら、PNPトランジスタＱ３のベー
ス電流の調整が必要となり、また帰還回路の抵抗
Ｒ４が無視しえない場合には、トランジスタＱ２
のベース入力によるオフセツト電圧も無視出来な
いことになる。

（目的） 本考案の目的は、入力段のオフセツト電圧を自
動的になくし特性良好な増幅器を得ることのでき
る増幅器の入力バイアス調整回路を提供すること
である。

（概要） 本考案の入力バイアス調整回路は、入力段が差
動増幅回路構成の帰還型増幅器における入力バイ
アス調整回路を対象とするものであつて、入力差
動増幅回路の定電流源を構成する電流ミラー回路
と、この定電流値を定めるミラー電流に応じた電
流を該ミラー回路から導出してこの導出電流を所
望値に変換して出力する電流変換手段とを含み、
この電流変換手段の出力電流を少なくとも入力差
動増幅回路の入力信号印加用トランジスタのベー
スへ供給することを特徴としている。この電流変
換手段は電流ミラー回路のベース共通トランジス
タのベースバイアス電流を導出してこの電源を1/
４の電流値に変換することを特徴としている。

また帰還回路の帰還抵抗が大なる場合には、電
流変換手段に更にベースバイアス電流の略1/4の
電流を発生出力する回路構成を付加し、この電流
を差動トランジスタのうち帰還信号印加用トラン
ジスタのベースへ供給することを特徴としてい
る。

（実施例） まず、本考案の基礎となる構成について、第２
図に示す回路図と共に説明する。同図において、
第３図と同等部分は同一符号により示している。
図において入力差動増幅回路の定電流源がNPN
トランジスタＱ４〜Ｑ６及び抵抗Ｒ７よりなる電
流ミラー回路１により構成されており、ベース共
通接続された１対のミラートランジスタＱ４及び
Ｑ５のうちのＱ４のコレクタ出力が定電流出力I0
（第１図参照）となり、両トランジスタのベース
バイアス電流はトランジスタＱ６を介して電流ミ
ラー回路２より供給されている。

当該ミラー回路２は、ベース、コレクタ及びエ
ミツタが夫々共通に接続された４個のPNPトラ
ンジスタ群Ｑ７〜Ｑ１０と、このトランジスタ群
の共通ベースに接続された１個のPNPトランジ
スタＱ１２とを有しており、これらトランジスタ
Ｑ７〜Ｑ１０及びＱ１２の共通ベースバイアスが
PNPトランジスタＱ１１により供給されるもの
であつて、いわゆる４：１の分流出力比を有する
電流ミラー構成である。そして後者の１個のトラ
ンジスタＱ１２のコレクタ出力が差動増幅回路の
入力トランジスタＱ１のベース電流供給源となつ
ている。

かかる構成においてNPNトランジスタの電流
増幅率をhfeとし、PNPトランジスタのそれを
hfe′として、共に１より極めて大であるとすれ
ば、以下の如くなる。すなわち、定電流源１の吸
込電流出力I0は、差動トランジスタＱ１及びＱ２
のベース電流を共にI_Bとすれば、次式となる。

I0≒2hfe・I_B ……(1) ここで定電流回路１のトランジスタＱ４及びＱ
５は電流ミラー構成であるから、そのコレクタに
は共に(1)式で示す電流が流れ、よつて両ベース電
流I_B４，５は共に次式となる。

I_B４，５≒2I_B ……(2) この両ベース電流はトランジスタＱ６を介して
流れるから、トランジスタＱ６のコレクタ電流は
（2I_B）×２となることは明白である。この電流4I_B
が電流ミラー回路２の出力であるから、各PNP
トランジスタＱ７〜Ｑ１０には電流4I_Bが等しく
分配されてI_Bとなり、PNPトランジスタＱ１２の
コレクタにも同様に電流I_Bが流れることになる。

換言すれば、電流ミラー回路２のミラー出力と
入力トランジスタＱ１のベース電流とが等しくな
つて入力抵抗Ｒ１には直流電流は流れず、よつて
オフセツト電圧は発生しないことが判る。これは
帰還回路の抵抗Ｒ４が小なる場合に言えることで
あるが、抵抗Ｒ４が大なる場合には帰還側のトラ
ンジスタＱ２のベース電位が無視しえないものと
なるために、図の点線に示すように、電流ミラー
回路２に更にPNPトランジスタＱ１３を設け他
のトランジスタとベース共通とすれば、このトラ
ンジスタにも電流I_Bが流れるから、このコレクタ
出力を帰還側のトランジスタＱ２のベースへ供給
すれば、入力オフセツトは完全に防止することが
できる。

このように入力差動回路の定電流源を電流ミラ
ー回路１により構成し、このミラー回路のベース
共通トランジスタのベースバイアス電流が4I_Bと
なることを利用し、この電流を４：１の電流ミラ
ー回路２により供給しかつその1/4の電流I_Bを導
出してこれを入力ベースバイアス電流とし、オフ
セツト電圧を自動的に打消さんとするものであ
る。

第１図は本考案の実施例を示す回路図であり、
第２図と同等部分は同一符号により示す。図にお
いては第２図の電流ミラー回路１及び２の間に
PNPトランジスタＱ１４を介在させ、更に電流
ミラー回路２のトランジスタＱ１２のコレクタ出
力と入力差動トランジスタＱ１との間にPNPト
ランジスタＱ１５を介在させたものである。

すなわち、トランジスタＱ６のコレクタは
PNPトランジスタＱ１４のベースに接続され、
そのエミツタはトランジスタ群Ｑ７〜Ｑ１０の共
通コレクタに接続されており、そのコレクタは負
電源に接続される。またトランジスタＱ１５のエ
ミツタはPNPトランジスタのコレクタに接続さ
れ、そのベースは入力差動トランジスタＱ１のベ
ースに接続され、またコレクタは負電源へ接続さ
れる。

かかる構成において、電流ミラー回路１のトラ
ンジスタＱ６のコレクタ電流は第２図の場合と同
様4I_Bであるから、PNPトランジスタＱ１４のエ
ミツタ電流I_Eは次式となる。

I_E＝4hfe′・I_B ……(3) よつて、４：１の電流ミラー回路２のトランジ
スタ群の各々にはhfe′・I_Bの電流が流れ、１個の
トランジスタＱ１２には同様にhfe′・I_Bの電流が
流れる。この電流がPNPトランジスタＱ１５に
流入するから、そのベース電流はI_Bとなり、従つ
てこの電流が差動入力トランジスタＱ１のベース
に供給され、もつて入力オフセツト電圧は発生し
ない。

この場合も、帰還回路の抵抗Ｒ４が大であれ
ば、点線にて示す如くPNPトランジスタＱ１３
及びＱ１６を追加して、トランジスタＱ１６のベ
ース電流I_Bを帰還側トランジスタＱ２のベース入
力とすればよい。

（効果） 以上の如く、本考案によれば何等の調整を要す
ることなく、オフセツト電圧の打消が可能とな
り、高性能の増幅回路が可能となる。

尚、上記各回路は集積回路化が極めて容易であ
るために、NPNトランジスタ及びPNPトランジ
スタの各特性は等しくすることができ、よつて容
易に本考案の目的を達することが可能となる。

【図面の簡単な説明】

第１図は本考案の実施例回路図、第２図は第１
図回路の基礎となる構成を示す回路図、第３図は
従来の入力バイアス調整回路の例を説明する図で
ある。 主要部分の符号の説明、１……第１の電流ミラ
ー回路、２……第２の電流ミラー回路、Ｑ１〜Ｑ
６……NPNトランジスタ、Ｑ７〜Ｑ２０……
PNPトランジスタ。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) 入力段が差動増幅回路構成の帰還型増幅器に
   おける入力バイアス調整回路であつて、前記増
   幅回路の定電流源を構成する第１の電流ミラー
   回路と、前記定電流値を定めるミラー電源に応
   じた電流を前記第１の電流ミラー回路から導出
   してこの導出電流を所望値に変換する電流変換
   手段とを含み、前記電流変換手段はベース及び
   コレクタが夫々共通接続された４個のトランジ
   スタ群と前記トランジスタ群の共通ベースに接
   続されたベースを有する第１のトランジスタと
   を有する第２の電流ミラー回路と、前記トラン
   ジスタ群のコレクタ出力をエミツタ入力としか
   つベースから前記第１の電流ミラー回路のベー
   ス共通接続トランジスタのベースバイアス電流
   を導出する第２のトランジスタと、前記第２の
   電流ミラー回路の第１のトランジスタのコレク
   タ出力をエミツタ入力とする第３のトランジス
   タとを含み、前記第３のトランジスタのベース
   電流を前記差動増幅回路入力信号印加用トラン
   ジスタのベースへ供給することを特徴とする増
   幅器の入力バイアス調整回路。 (2) 前記電流変換手段は更に、前記第２の電流ミ
   ラー回路のトランジスタ群の共通ベースに接続
   されたベースを有する第４のトランジスタと、
   前記第４のトランジスタのコレクタ出力をエミ
   ツタ入力とする第５のトランジスタを有し、前
   記第５のトランジスタのベース電流を前記差動
   増幅回路の帰還入力印加用トランジスタのベー
   スへ供給することを特徴とする実用新案登録請
   求の範囲第１項記載の回路。