JPS6324658A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS6324658A JPS6324658A JP61168501A JP16850186A JPS6324658A JP S6324658 A JPS6324658 A JP S6324658A JP 61168501 A JP61168501 A JP 61168501A JP 16850186 A JP16850186 A JP 16850186A JP S6324658 A JPS6324658 A JP S6324658A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
トレンチキャパシタを有するダイナミックランダムアク
セスメモリ （ＤＲＡＭ）セルの形成において、従来の
工程は、素子間分離−トレンチ形成−理込一理込層と基
板のコンタクト形成の順序であったが、これをトレンチ
形成−理込一素子間分離一理込層と基板のコンタクト形
成の順序とすることにより、トレンチを常に所定の形状
に形成できるようにする。さらに耐酸化層を用いた厚い
層間絶縁層の形成と、トレンチ側壁に形成した絶縁層を
一部除去することにより工程を簡略化する方法を提起す
る。
セスメモリ （ＤＲＡＭ）セルの形成において、従来の
工程は、素子間分離−トレンチ形成−理込一理込層と基
板のコンタクト形成の順序であったが、これをトレンチ
形成−理込一素子間分離一理込層と基板のコンタクト形
成の順序とすることにより、トレンチを常に所定の形状
に形成できるようにする。さらに耐酸化層を用いた厚い
層間絶縁層の形成と、トレンチ側壁に形成した絶縁層を
一部除去することにより工程を簡略化する方法を提起す
る。
本発明はトレンチキャパシタを有する高集積ＤＲＡＭセ
ルの製造方法に関する。
ルの製造方法に関する。
トレンチキャパシタは、２５６にビットＤＲＡＭ程度の
集積度まで一般的に用いられてきたプレーナ型セルに比
べて、キャパシタ部が立体的に構成されて実効的なキャ
パシタ面積を広（とることができるため、小型で大きな
蓄積容量が得られるという特徴があり、高集積ＤＲＡＭ
に多用されるようになってきた。
集積度まで一般的に用いられてきたプレーナ型セルに比
べて、キャパシタ部が立体的に構成されて実効的なキャ
パシタ面積を広（とることができるため、小型で大きな
蓄積容量が得られるという特徴があり、高集積ＤＲＡＭ
に多用されるようになってきた。
第３図（１）、（２）はそれぞれトレンチキャパシタセ
ルの一例を説明する平面図と断面図である。
ルの一例を説明する平面図と断面図である。
図において、１は半導体基板でｐ型珪素（ｐ−５ｉ）基
板、２はトレンチ、３はトレンチ内に形成された絶縁層
でＳｉＯ□層、４は導電層で多結晶珪素（ポリＳｔ）層
、５は誘電体層で５ｉ０２層、６は導電層でポリＳｉ層
（蓄積電極）、７はセル領域を画定し素子間を分離する
フィールド絶縁層（図中ＦＯＸと略記されている）で二
酸化珪素（ＳｉＯ□）層である。
板、２はトレンチ、３はトレンチ内に形成された絶縁層
でＳｉＯ□層、４は導電層で多結晶珪素（ポリＳｔ）層
、５は誘電体層で５ｉ０２層、６は導電層でポリＳｉ層
（蓄積電極）、７はセル領域を画定し素子間を分離する
フィールド絶縁層（図中ＦＯＸと略記されている）で二
酸化珪素（ＳｉＯ□）層である。
導電層４、誘電体層５、導電層６により蓄積キャパシタ
が構成される。
が構成される。
１）はゲート絶縁層、１２はポリＳｉ層よりなるワード
線、ＩＡ、ＩＢは高濃度不純物導入領域でｎ＋型のソー
ス、ドレイン領域である。ソース、ドレイン領域はワー
ド線１２をゲートとして電界効果トランジスタ（ＰＥＴ
）を構成する。
線、ＩＡ、ＩＢは高濃度不純物導入領域でｎ＋型のソー
ス、ドレイン領域である。ソース、ドレイン領域はワー
ド線１２をゲートとして電界効果トランジスタ（ＰＥＴ
）を構成する。
導電層のポリＳｉ層９により、ＦＥＴと蓄積キャパシタ
が接続される。すなわち、ソース、ドレイン領域ＩＢと
蓄積電極６が電気的に接続される。
が接続される。すなわち、ソース、ドレイン領域ＩＢと
蓄積電極６が電気的に接続される。
１０はポリ３４層９上の層間絶縁層で熱酸化等により形
成されたＳｉＯ□層である。
成されたＳｉＯ□層である。
コンタクト孔１３においてソース、ドレイン領域１Ａと
コンタクトし、かつ基板上において別の眉間絶縁層１４
を介し、ワード線１２と垂直方向に、例えばアルミニウ
ム（ＡＩ）よりなるビット線１５が形成される。
コンタクトし、かつ基板上において別の眉間絶縁層１４
を介し、ワード線１２と垂直方向に、例えばアルミニウ
ム（ＡＩ）よりなるビット線１５が形成される。
第４図（１）〜（９）は従来例の方法を工程順に説明す
る断面図である。
る断面図である。
第４図（１）において、ｐ−３ｉ基板１上全面に熱酸化
によるＳｉＯ□層ＩＣを形成し、パターニングした耐酸
化層をマスクにして熱酸化によりフィールド絶縁層とし
てＳｉＯ□層７を形成し、レジストパターンをマスクに
して異方性エツチングによりトレンチ２を形成する。
によるＳｉＯ□層ＩＣを形成し、パターニングした耐酸
化層をマスクにして熱酸化によりフィールド絶縁層とし
てＳｉＯ□層７を形成し、レジストパターンをマスクに
して異方性エツチングによりトレンチ２を形成する。
第４図（２）において、熱酸化により、トレンチ２内を
覆って基板全面にＳｉｎ、層３を形成する。
覆って基板全面にＳｉｎ、層３を形成する。
第４図（３）において、リアクティブイオンエツチング
（ＲＩＢ）によりによりトレンチ２の側壁のＳｔＯ□層
３を残して、その他の部分を除去する。
（ＲＩＢ）によりによりトレンチ２の側壁のＳｔＯ□層
３を残して、その他の部分を除去する。
第４図（４）において、トレンチ２内の表面全面を覆っ
て基板全面にポリＳｉ層（導電層）４を成長する。
て基板全面にポリＳｉ層（導電層）４を成長する。
つぎにＲＩＥを用いてトレンチ２内のポリＳｉ層４を残
して、その他を除去する。
して、その他を除去する。
第４図（５）において、熱酸化により、トレンチ２内の
ポリ５ｉｉｉ４の表面に５ｉ０２層（誘電体層）５を形
成する。
ポリ５ｉｉｉ４の表面に５ｉ０２層（誘電体層）５を形
成する。
つぎに基板全面に厚くポリＳｉ層を成長し、エッチバッ
クしてトレンチ２内にポリＳｉ層（導電層、蓄積電極）
６を埋め込む。
クしてトレンチ２内にポリＳｉ層（導電層、蓄積電極）
６を埋め込む。
第４図（６）において、Ｓｉｎ２層ＩＣを除去し、基板
全面にポリＳｉ層を成長し、パターニングして基板上の
ソース、ドレイン形成予定領域とポリＳｉ層５を覆うポ
リＳｉ層（導電層）９を形成する。
全面にポリＳｉ層を成長し、パターニングして基板上の
ソース、ドレイン形成予定領域とポリＳｉ層５を覆うポ
リＳｉ層（導電層）９を形成する。
第４図（７）において、熱酸化によりポリＳｉ層上には
層間絶縁層となる厚いＳｉｎ、層１０を、基板上にはゲ
ート絶縁層となる薄いＳｉＯ□Ｉｌｌを成長する。
層間絶縁層となる厚いＳｉｎ、層１０を、基板上にはゲ
ート絶縁層となる薄いＳｉＯ□Ｉｌｌを成長する。
第４図（８）において、ＳｉＯ□層１０．１）を覆って
基板全面にワード線となるポリＳｉ層１２を成長する。
基板全面にワード線となるポリＳｉ層１２を成長する。
第４図（９）において、ポリＳｉ層１２をパターニング
してワード線を形成する。
してワード線を形成する。
この後の工程は、第３図において、ポリＳｉ層１２をマ
スクにしてイオン注入によりｎ＋型のソース、ドレイン
領域ＩＡ、ＩＢを形成する。
スクにしてイオン注入によりｎ＋型のソース、ドレイン
領域ＩＡ、ＩＢを形成する。
コンタクト孔１３においてソース、ドレイン領域１八と
コンタクトし、かつ基板上において層間絶縁層１４を介
し、ワード線１２と垂直方向にＡｌよりなるビット線１
５を形成する。
コンタクトし、かつ基板上において層間絶縁層１４を介
し、ワード線１２と垂直方向にＡｌよりなるビット線１
５を形成する。
従来例のトレンチキャパシタセルの形成においては、フ
ィールド絶縁層を形成した後トレンチを形成するため、
その際の位置ずれにより第５図のようになり、トレンチ
を正常な形に形成することが困難であった。
ィールド絶縁層を形成した後トレンチを形成するため、
その際の位置ずれにより第５図のようになり、トレンチ
を正常な形に形成することが困難であった。
第５図は従来例によるトレンチ形成の障害を説明する断
面図である。
面図である。
図は位置ずれによりトレンチがフィールド絶縁層に重な
った場合で、この場合はＲＩＥにおけるＳｉと５ｔＯ２
のエツチングレートの差によりトレンチが図示のような
断面形状となる。
った場合で、この場合はＲＩＥにおけるＳｉと５ｔＯ２
のエツチングレートの差によりトレンチが図示のような
断面形状となる。
このようになるとセル容量がバラツク原因となり望まし
くない。これを防止するためには位置合わせ余裕を十分
確保すればよいが、高集積法を■害することになる。
くない。これを防止するためには位置合わせ余裕を十分
確保すればよいが、高集積法を■害することになる。
以上の障害を除去してトレンチ形成を正確にし、さらに
、デバイスの高速化のため層間絶縁層を厚く形成し、ま
た工程を簡略化することが課題である。
、デバイスの高速化のため層間絶縁層を厚く形成し、ま
た工程を簡略化することが課題である。
第１図（１）〜（９）は本発明の方法を工程順に説明す
る断面図である。
る断面図である。
図において、半導体基板１内に、その表面よりトレンチ
２を形成し、該トレンチ２内の側壁に絶縁層３を形成し
、ついで該トレンチ２内の表面全面に第１の導電層４と
、誘電体層５と、第２の導電層６を順次形成して該トレ
ンチ３内をこれらの層で埋め込んだ後、該半導体基板１
上の素子分離領域にフィールド絶縁層７を形成する工程
を含むダイナミックランダムアクセスメモリセルの製造
方法と、 さらに、該半導体基板上に耐酸化層８を被着し、該耐酸
化層８をパターニングして該トレンチ２を含んで開口し
、該絶縁層３を基板表面より一部除去し、この除去部を
覆って該第２の導電層６と該半導体基板１を覆う第３の
導電層９を形成し、該耐酸化層８をマスクにして熱酸化
により該第３の導電層９を覆って絶縁層ｌＯを形成する
工程を付加することにより、前記問題点は解決される。
２を形成し、該トレンチ２内の側壁に絶縁層３を形成し
、ついで該トレンチ２内の表面全面に第１の導電層４と
、誘電体層５と、第２の導電層６を順次形成して該トレ
ンチ３内をこれらの層で埋め込んだ後、該半導体基板１
上の素子分離領域にフィールド絶縁層７を形成する工程
を含むダイナミックランダムアクセスメモリセルの製造
方法と、 さらに、該半導体基板上に耐酸化層８を被着し、該耐酸
化層８をパターニングして該トレンチ２を含んで開口し
、該絶縁層３を基板表面より一部除去し、この除去部を
覆って該第２の導電層６と該半導体基板１を覆う第３の
導電層９を形成し、該耐酸化層８をマスクにして熱酸化
により該第３の導電層９を覆って絶縁層ｌＯを形成する
工程を付加することにより、前記問題点は解決される。
本発明はＤＲＡＭセルの形成において、トレンチを先に
形成し、ここに蓄積キャパシタを構成する各層を埋め込
んで基板を平坦化した後、基板を選択酸化してフィール
ド絶縁層を形成することにより、トレンチ形成のパター
ニングは基板上初期の状態で行え、フィールド絶縁層等
の存在に影響されることがないため、前記のパターニン
グの位置合わせずれ等によるトレンチ形成の障害を除去
することができる。
形成し、ここに蓄積キャパシタを構成する各層を埋め込
んで基板を平坦化した後、基板を選択酸化してフィール
ド絶縁層を形成することにより、トレンチ形成のパター
ニングは基板上初期の状態で行え、フィールド絶縁層等
の存在に影響されることがないため、前記のパターニン
グの位置合わせずれ等によるトレンチ形成の障害を除去
することができる。
さらに、耐酸化層のマスクにより眉間絶縁層を厚（形成
でき、トレンチ側壁の絶縁層の一部除去しここに堆積し
た導電層により、ＰＥＴとキャパシタが接続できる。
でき、トレンチ側壁の絶縁層の一部除去しここに堆積し
た導電層により、ＰＥＴとキャパシタが接続できる。
以下に本発明の実施例を第１図を用いて工程順に説明す
る。
る。
第１図（１）において、半導体基板として叶Ｓｉ基板１
を用い、基板全面に熱酸化によるＳｉＯ□層ＩＣを形成
し、ここにレジストパターン（図示せず）をマスクにし
て異方性エツチングにより幅ＩＩＩｍ、深さ５μｍのト
レンチ２を形成する。
を用い、基板全面に熱酸化によるＳｉＯ□層ＩＣを形成
し、ここにレジストパターン（図示せず）をマスクにし
て異方性エツチングにより幅ＩＩＩｍ、深さ５μｍのト
レンチ２を形成する。
異方性エツチングは、反応ガスとしてＣＣｌ４＋０２を
用いたＲＩＨによる。
用いたＲＩＨによる。
第１図（２）において、熱酸化により、トレンチ２内の
表面全面に絶縁層として厚さ５００人のＳｉＯ□層３を
形成する。
表面全面に絶縁層として厚さ５００人のＳｉＯ□層３を
形成する。
第１図（３）において、ＲＩＨによりによりトレンチ２
底部のＳｉＯ□層３を除去する。
底部のＳｉＯ□層３を除去する。
トレンチ２以外にはＳｉＯ□層ＩＣが存在するため、ｐ
−５ｉ基板１はトレンチ２底部のみが露出される。
−５ｉ基板１はトレンチ２底部のみが露出される。
５ｉＯ１のＲＩＥは、反応ガスとしてＣＦａ＋ｌｈを用
い、これをＱ、３ Ｔｏｒｒに減圧し、周波数１３．５
６ＭＨｚｋの電力を基板溝たり５００Ｗ印加して行う。
い、これをＱ、３ Ｔｏｒｒに減圧し、周波数１３．５
６ＭＨｚｋの電力を基板溝たり５００Ｗ印加して行う。
第１図（４）において、化学気相成長（ＣＶＤ）法によ
り、トレンチ２内の表面全面を覆って基板全面に厚さ１
０００人のポリＳｉ層を成長する。
り、トレンチ２内の表面全面を覆って基板全面に厚さ１
０００人のポリＳｉ層を成長する。
ＣＶＤ−ポリＳｉの成長は、原料ガスとしてＳｉＨ４を
用い、これを数Ｔｏｒｒに減圧して６２０℃で熱分解し
て行う。
用い、これを数Ｔｏｒｒに減圧して６２０℃で熱分解し
て行う。
つぎにｌ？ＩＥを用いてトレンチ２内の第１の導電層と
してのポリＳｉ層４を残して、その他を除去する。
してのポリＳｉ層４を残して、その他を除去する。
このとき、ＳｉＯ□層ＩＣがエツチングストッパとなる
。
。
ポリＳｔのＲＩＥは、反応ガスとしてＣＣｌ４＋Ｏ□を
用い、これをＱ、１５Ｔｏｒｒに減圧し、周波数１３．
５６Ｍ１ｌｚｋ内のポリ５ｉＦＪ４の表面に誘電体層と
して厚さ１００人のＳｉＯ□層５を形成する。
用い、これをＱ、１５Ｔｏｒｒに減圧し、周波数１３．
５６Ｍ１ｌｚｋ内のポリ５ｉＦＪ４の表面に誘電体層と
して厚さ１００人のＳｉＯ□層５を形成する。
つぎに基板全面に厚くポリＳｉ層を成長し、エッチバッ
クしてトレンチ２内に第２の導電層としてのポリＳｉ層
６を埋め込む。
クしてトレンチ２内に第２の導電層としてのポリＳｉ層
６を埋め込む。
つぎに、ＦＯＸとして厚さ８０００人のＳｉＯ□層７を
形成する。
形成する。
第１図（６）において、゛ 基板全面に
厚さ２０００人のポリＳｉ層を成長し、パターニングし
て基板上のソース、ドレイン形成予定領域とポリＳｉ層
６を覆う第３の導電層としてのポリＳｉ層９を形成する
。
厚さ２０００人のポリＳｉ層を成長し、パターニングし
て基板上のソース、ドレイン形成予定領域とポリＳｉ層
６を覆う第３の導電層としてのポリＳｉ層９を形成する
。
第１図（７）において、熱酸化によりポリＳｉ層上には
眉間絶縁層のＳｔ、、［１０を、基板上にはゲート絶縁
層のＳｉＯ□層１）層成１する。
眉間絶縁層のＳｔ、、［１０を、基板上にはゲート絶縁
層のＳｉＯ□層１）層成１する。
第１図（８）において、ＳｉＯ□層１０．１）を覆って
基板全面にワード線となるポリＳｉ層１２を成長する。
基板全面にワード線となるポリＳｉ層１２を成長する。
第１図（９）において、ポリＳｉ層１２をパターニング
してワード線を形成する。
してワード線を形成する。
この後の工程は従来例と同様に第３図において、ポリＳ
ｉ層１２をマスクにしてイオン注入によりソース、ドレ
イン領域ＩＡ、ＩＢを形成する。
ｉ層１２をマスクにしてイオン注入によりソース、ドレ
イン領域ＩＡ、ＩＢを形成する。
コンタクト孔１３においてソース、ドレイン領域ＬＡと
コンタクトし、かつ基板上において層間絶縁層１４を介
し、ワード線１２と垂直方向にＡＩよりなるビット線１
５を形成する。
コンタクトし、かつ基板上において層間絶縁層１４を介
し、ワード線１２と垂直方向にＡＩよりなるビット線１
５を形成する。
第２図（１）〜（３）は他の実施例を説明する断面図で
ある。
ある。
第２図（１）、（２）は第１図（７）に代わる工程であ
る。
る。
第２図（１）において、基板上にＣＶＤ法により耐酸化
層として厚さ２０００人の窒化珪素（ＳｉＪａ）層８を
成長する。
層として厚さ２０００人の窒化珪素（ＳｉＪａ）層８を
成長する。
ＣＶＤ−５ｉＪｎの成長は、原料ガスとして５ｉｌｌｔ
＋ ＮＨ３を用い、これを数Ｔａｒｔに減圧して８０
０℃で熱分解して行う。
＋ ＮＨ３を用い、これを数Ｔａｒｔに減圧して８０
０℃で熱分解して行う。
つぎに、Ｓｉ３Ｎ４層８をパターニングしてトレンチ２
と基板表面を含む開口部を形成する。
と基板表面を含む開口部を形成する。
つぎに、基板全面に厚さ２０００人のポリＳｉＮを成長
し、パターニングして開口部内の基板上のソース、ドレ
イン形成予定領域とポリＳｉ層６を覆う第３の絶縁層と
してポリＳｉ層９を形成する。
し、パターニングして開口部内の基板上のソース、ドレ
イン形成予定領域とポリＳｉ層６を覆う第３の絶縁層と
してポリＳｉ層９を形成する。
第２図（２）において、Ｓｉ３Ｎ、層８をマスクにして
熱酸化により開口部内に眉間絶縁層としてＳｉＯ□層Ｉ
Ｏを形成する。ＳｉＯ□層ｌＯはポリＳｉ層上において
厚さ２０００人に形成する。
熱酸化により開口部内に眉間絶縁層としてＳｉＯ□層Ｉ
Ｏを形成する。ＳｉＯ□層ｌＯはポリＳｉ層上において
厚さ２０００人に形成する。
この後は、５ｔ３Ｎａ ｌｉ ８を除去し、基板全面に
ゲート絶縁層として厚さ２００人の５ｉＯｚ層１）を成
長し、第１図（８）、（９）と同様にポリＳｉ層１２を
成長し、パターニングしてワード線を形成する。
ゲート絶縁層として厚さ２００人の５ｉＯｚ層１）を成
長し、第１図（８）、（９）と同様にポリＳｉ層１２を
成長し、パターニングしてワード線を形成する。
第１図の実施例においては、ゲート絶縁層が２００人の
ときは眉間絶縁層は高々１０００人程度しか形成できな
かったが、この実施例によると眉間絶縁層はＳｉ、Ｎ、
マスクを用いて独立に形成できるため厚く形成すること
ができる。
ときは眉間絶縁層は高々１０００人程度しか形成できな
かったが、この実施例によると眉間絶縁層はＳｉ、Ｎ、
マスクを用いて独立に形成できるため厚く形成すること
ができる。
また、５ｉＪ４層Ｂはトレンチキャパシタを完全に形成
した後に成長するため、トレンチ形成のためにあまり厚
く形成できなかった膜圧等の制限もな（プロセスマージ
ンが広がる。
した後に成長するため、トレンチ形成のためにあまり厚
く形成できなかった膜圧等の制限もな（プロセスマージ
ンが広がる。
第２図（３）は第２図（１）に代わる工程である。
第２図（１）の（ｂ１部のＳｉｎ、層４をエツチングし
て除去しておくと、ここに堆積するポリＳｉ層９により
、活性領域、すなわちソース、ドレイン領域ＩＢと蓄積
電極６はこの部分で接続でき、ポリＳｉ層９のパターニ
ングを必要としない。従ってマスクなしで形成可能とな
る。
て除去しておくと、ここに堆積するポリＳｉ層９により
、活性領域、すなわちソース、ドレイン領域ＩＢと蓄積
電極６はこの部分で接続でき、ポリＳｉ層９のパターニ
ングを必要としない。従ってマスクなしで形成可能とな
る。
以上の実施例はｎチャネル型デバイスに対して説明した
が、ｐチャネル型に対しても発明の要旨は変わらない。
が、ｐチャネル型に対しても発明の要旨は変わらない。
以上詳細に説明したように本発明によるＤＲＡＭセルの
形成においては、フィールド絶縁層を形成する前にトレ
ンチを形成するため、デバイス形成の基本となるトレン
チを正常な形に形成することができる。
形成においては、フィールド絶縁層を形成する前にトレ
ンチを形成するため、デバイス形成の基本となるトレン
チを正常な形に形成することができる。
、 さらに、蓄積電極上の眉間絶縁層は耐酸化マスク
を用いると、高集積化にともなうゲート絶縁層の薄膜化
に関係なく厚（形成できるため、眉間耐圧を上げ、眉間
寄生容量を低減することができ、デバイスの高集積化が
可能となる。
を用いると、高集積化にともなうゲート絶縁層の薄膜化
に関係なく厚（形成できるため、眉間耐圧を上げ、眉間
寄生容量を低減することができ、デバイスの高集積化が
可能となる。
また、トレンチ側壁の５ｔｏＪ！を一部除去することに
より、マスク工程を一工程省略することが可能となる。
より、マスク工程を一工程省略することが可能となる。
第１図（１）〜（９）は本発明の方法を工程順に説明す
る断面図、 ルの一例を説明する平面図と断面図、 第４図（１）〜（９）は従来例の方法を工程順に説明す
る断面図、 第５図は従来例によるトレンチ形成の障害を説明する断
面図である。 図において、 １は半導体基板でｐ−Ｓｉ基板、 ＩＡ、 ＩＢはｎ”型のソース、ドレイン領域、ＩＣは
エツチングストッパで５ｉｏｔ層、２はトレンチ、 ３は絶縁層でＳｉＯ□層、 ４は第１の導電層でポリＳｉ層、 ５は誘電体層でＳｉＯ□層、 ６は第２の導電層でポリＳｉ層（蓄積電極）、７はフィ
ールド絶縁層（ＦＯＸ）で５ｉ（ｈ層、８は耐酸化層で
５ｉＪｉ層、 ９は第３の導電層でポリＳｉ層、 １０は層間絶縁層で５ｔａｚ層、 １）はゲート絶縁層で５ｉｎｔ層、 １２はポリＳｉ層よりなるワード線、 １３はコンタクト孔、 １４は別の層間絶縁層、 １５はビット線 である。 男 １ 圀 他ｆ）実施例の町面図 第２図 （２） Ａ、Ａ Ｉｆｌ’ｔｌｉ Ｉｌｌ！ｉ、杖東今
Ｊｌの洟ンチキャノぐシタセル第 ３ 図 第４ ｍ
る断面図、 ルの一例を説明する平面図と断面図、 第４図（１）〜（９）は従来例の方法を工程順に説明す
る断面図、 第５図は従来例によるトレンチ形成の障害を説明する断
面図である。 図において、 １は半導体基板でｐ−Ｓｉ基板、 ＩＡ、 ＩＢはｎ”型のソース、ドレイン領域、ＩＣは
エツチングストッパで５ｉｏｔ層、２はトレンチ、 ３は絶縁層でＳｉＯ□層、 ４は第１の導電層でポリＳｉ層、 ５は誘電体層でＳｉＯ□層、 ６は第２の導電層でポリＳｉ層（蓄積電極）、７はフィ
ールド絶縁層（ＦＯＸ）で５ｉ（ｈ層、８は耐酸化層で
５ｉＪｉ層、 ９は第３の導電層でポリＳｉ層、 １０は層間絶縁層で５ｔａｚ層、 １）はゲート絶縁層で５ｉｎｔ層、 １２はポリＳｉ層よりなるワード線、 １３はコンタクト孔、 １４は別の層間絶縁層、 １５はビット線 である。 男 １ 圀 他ｆ）実施例の町面図 第２図 （２） Ａ、Ａ Ｉｆｌ’ｔｌｉ Ｉｌｌ！ｉ、杖東今
Ｊｌの洟ンチキャノぐシタセル第 ３ 図 第４ ｍ
Claims (2)
- （１）半導体基板（１）内に、その表面よりトレンチ（
２）を形成し、該トレンチ（２）内の側壁に絶縁層（３
）を形成し、ついで該トレンチ（２）内の表面全面に第
１の導電層（４）と、誘電体層（５）と、第２の導電層
（６）を順次形成して該トレンチ（３）内をこれらの層
で埋め込んだ後、該半導体基板（１）上の素子分離領域
にフィールド絶縁層（７）を形成する工程を含むことを
特徴とするダイナミックランダムアクセスメモリセルの
製造方法。 - （２）半導体基板（１）内に、その表面よりトレンチ（
２）を形成し、該トレンチ（２）内の側壁に絶縁層（３
）を形成し、ついで該トレンチ（２）内の表面全面に第
１の導電層（４）と、誘電体層（５）と、第２の導電層
（６）を順次形成して該トレンチ（３）内をこれらの層
で埋め込んだ後、該半導体基板（１）上の素子分離領域
にフィールド絶縁層（７）を形成する工程と、 該半導体基板（１）上に耐酸化層（８）を被着し、該耐
酸化層（８）をパターニングして該トレンチ（２）を含
んで開口し、該絶縁層（３）を基板表面より一部除去し
、この除去部を覆って該第２の導電層（６）と前記半導
体基板（１）を覆う第３の導電層（９）を形成し、該耐
酸化層（８）をマスクにして熱酸化により該第３の導電
層（９）を覆って絶縁層（１０）を形成する工程とを含
むことを特徴とするダイナミックランダムアクセスメモ
リセルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168501A JP2509912B2 (ja) | 1986-07-17 | 1986-07-17 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168501A JP2509912B2 (ja) | 1986-07-17 | 1986-07-17 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6324658A true JPS6324658A (ja) | 1988-02-02 |
| JP2509912B2 JP2509912B2 (ja) | 1996-06-26 |
Family
ID=15869243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61168501A Expired - Fee Related JP2509912B2 (ja) | 1986-07-17 | 1986-07-17 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2509912B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6700302B1 (en) | 1999-07-23 | 2004-03-02 | Murata Manufacturing Co., Ltd. | Piezoelectric resonator |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6132466A (ja) * | 1984-07-25 | 1986-02-15 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61150366A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | Ｍｉｓ型メモリ−セル |
-
1986
- 1986-07-17 JP JP61168501A patent/JP2509912B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6132466A (ja) * | 1984-07-25 | 1986-02-15 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61150366A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | Ｍｉｓ型メモリ−セル |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6700302B1 (en) | 1999-07-23 | 2004-03-02 | Murata Manufacturing Co., Ltd. | Piezoelectric resonator |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2509912B2 (ja) | 1996-06-26 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |