JPS63246729A - 二端子型アクテイブマトリクス液晶表示装置 - Google Patents
二端子型アクテイブマトリクス液晶表示装置Info
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- JPS63246729A JPS63246729A JP62080736A JP8073687A JPS63246729A JP S63246729 A JPS63246729 A JP S63246729A JP 62080736 A JP62080736 A JP 62080736A JP 8073687 A JP8073687 A JP 8073687A JP S63246729 A JPS63246729 A JP S63246729A
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Landscapes
- Liquid Crystal (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、二端子素子を用いたアクティブマトリクス液
晶表示装置に関する。
晶表示装置に関する。
近年、液晶表示装置の大容量化に伴い、コントラスト等
の表示性能向上のために、アクティブマトリクス液晶表
示装置の研究開発が進められている。
の表示性能向上のために、アクティブマトリクス液晶表
示装置の研究開発が進められている。
この中で、製造方法、・構造が簡単な二端子素子を用い
た液晶表示装置が注目を集めている。
た液晶表示装置が注目を集めている。
しかし、二端子素子特に金属−絶縁体−金属素子におい
て、構造上の寄生容量が太きいため、画素の高精細化に
おいて、画素と二端子素子の容量比が十分に取れず、結
果として表示特性の劣化を招く。
て、構造上の寄生容量が太きいため、画素の高精細化に
おいて、画素と二端子素子の容量比が十分に取れず、結
果として表示特性の劣化を招く。
そこで、各画素に付加容量を形成し、表示特性の劣化を
抑えることが、例えば下記の文献に記載されている。
抑えることが、例えば下記の文献に記載されている。
平井長音、加藤裕司、苗村省平、谷千束「蓄積コンデン
サ・マ） ＩＪクス構造を用いた高精細ＭＩＭ−ＬＣＤ
Ｊテレビジョン学会技術報告Ｖｏ１．１０． ｌＩ＆Ｌ
４７ ｐｐ、 １〜６ 昭和６２年２月発行〔発明が
解決しようとする問題点〕 しかしながら、これらの付加容量形成に当り、従来技術
では、付加容量の上部および下部電極の一方Ｋ例えばタ
ンタル（Ｔａ ）等陽極酸化により酸化膜が形成可能で
不透明な金属を導電膜として用いている。
サ・マ） ＩＪクス構造を用いた高精細ＭＩＭ−ＬＣＤ
Ｊテレビジョン学会技術報告Ｖｏ１．１０． ｌＩ＆Ｌ
４７ ｐｐ、 １〜６ 昭和６２年２月発行〔発明が
解決しようとする問題点〕 しかしながら、これらの付加容量形成に当り、従来技術
では、付加容量の上部および下部電極の一方Ｋ例えばタ
ンタル（Ｔａ ）等陽極酸化により酸化膜が形成可能で
不透明な金属を導電膜として用いている。
そのため、画素の高精細化に従い、画素面積に対し、付
加容量形成面積の割合が増加し、開口率を著しく低下さ
せてしまう。
加容量形成面積の割合が増加し、開口率を著しく低下さ
せてしまう。
このことは、透過型液晶表示装置において、表示性能を
著しく低下させる結果となる。
著しく低下させる結果となる。
本発明の目的は、画素の高精細化においても、画素の開
口率の低下を最小限に抑える付加容量構造を提供するも
のである。
口率の低下を最小限に抑える付加容量構造を提供するも
のである。
そこで、本発明においては、付加容量形成によって画素
開口率の低下を起こさないために、付加容量の上部およ
び下部電極の二電極ともに透明導電膜を用いることを特
徴とする。
開口率の低下を起こさないために、付加容量の上部およ
び下部電極の二電極ともに透明導電膜を用いることを特
徴とする。
本発明は、リングダイオード、バリスタ等の二端子素子
に対し適用できるが、ここでは、金層−絶縁体−金属（
以下ＭＩＭと記す）素子を例にとって本発明の実施例を
図面に基づいて詳述する。
に対し適用できるが、ここでは、金層−絶縁体−金属（
以下ＭＩＭと記す）素子を例にとって本発明の実施例を
図面に基づいて詳述する。
第１図は、本発明における実施例のＭＩＭ素子、画素及
び付加容量を示す斜視図である。
び付加容量を示す斜視図である。
第１図において、まず、下部ガラス基板１の上に、蒸着
もしくはスパッタリング法によりＩＴＯ１ＳｎＯ□等の
透明導電膜を形成し、この透明導電膜を通常のフォトリ
ソグラフィ技術によりパターン化して、下部電極２を形
成する。次に下部電極２の上に、絶縁体層３として五酸
化タンタル（Ｔａ２０５）を形成する。この絶縁体層３
として、今回はＴａ２０６膜をスパッタリング法により
形成したが、透明な絶縁体であれば、Ｓｉｎ、、ＳｉＮ
、ポリイミド樹脂等を用いても良く、また形成方法も
、ＣＶＤ法、蒸着、スピンコーティング法等を用いても
かまわない。次に絶縁体層６の上に、Ｔａをスパッタリ
ング法により膜付し、フォトリングラフィ技術により第
１図の様にパターンニングし、データ線５を形成する。
もしくはスパッタリング法によりＩＴＯ１ＳｎＯ□等の
透明導電膜を形成し、この透明導電膜を通常のフォトリ
ソグラフィ技術によりパターン化して、下部電極２を形
成する。次に下部電極２の上に、絶縁体層３として五酸
化タンタル（Ｔａ２０５）を形成する。この絶縁体層３
として、今回はＴａ２０６膜をスパッタリング法により
形成したが、透明な絶縁体であれば、Ｓｉｎ、、ＳｉＮ
、ポリイミド樹脂等を用いても良く、また形成方法も
、ＣＶＤ法、蒸着、スピンコーティング法等を用いても
かまわない。次に絶縁体層６の上に、Ｔａをスパッタリ
ング法により膜付し、フォトリングラフィ技術により第
１図の様にパターンニングし、データ線５を形成する。
パターン化されたデータ線５のＴａを陽極酸化すること
により、Ｍ Ｉ Ｍ素子の絶縁膜６を形成する。陽極酸
化は、０．１ｗｔ％クエン酸水溶液中で３０Ｖの電圧印
加により行い、約５０ｎｍの絶縁膜６を形成する。
により、Ｍ Ｉ Ｍ素子の絶縁膜６を形成する。陽極酸
化は、０．１ｗｔ％クエン酸水溶液中で３０Ｖの電圧印
加により行い、約５０ｎｍの絶縁膜６を形成する。
次に、ＩＴＯ，ＳｎＯ，等の透明導電膜をスパッタリン
グ法により膜付し、通常のフォトリソグラフィ技術によ
り、画素電極（ＭＩＭ素子の対向電極を含む）である上
部電極４を形成する。上部電極４の材料および形成方法
は下部電極２と同じである。下部電極２と絶縁体層３と
上部電極４により付加容量２３を構成する。
グ法により膜付し、通常のフォトリソグラフィ技術によ
り、画素電極（ＭＩＭ素子の対向電極を含む）である上
部電極４を形成する。上部電極４の材料および形成方法
は下部電極２と同じである。下部電極２と絶縁体層３と
上部電極４により付加容量２３を構成する。
以上の工程により形成された下部基板２１と上部ガラス
基板７と透明電極８により構成される上部基板２２との
間に液晶１０を形成し、第２図に示す断面図の様に、配
向膜９により配向処理し、シール材１１により封止する
通常の液晶セル製造工程に従い液晶セル化する。
基板７と透明電極８により構成される上部基板２２との
間に液晶１０を形成し、第２図に示す断面図の様に、配
向膜９により配向処理し、シール材１１により封止する
通常の液晶セル製造工程に従い液晶セル化する。
上記液晶セルにおいて、形成されるマトリックスの等価
回路図を第３図に示す。
回路図を第３図に示す。
データ線２６とタイミング線２７との間に、二端子素子
２５と付加容量２６を直列に接続し、まず付加容量２３
の充放電状態を制御し、それＫより決定された電圧を液
晶２４に印加する。液晶２４０対極は上部ガラス基板７
の透明電極８に接続される。このため付加容量２３は液
晶２４の容量に対して十分大きいことが必要である。
２５と付加容量２６を直列に接続し、まず付加容量２３
の充放電状態を制御し、それＫより決定された電圧を液
晶２４に印加する。液晶２４０対極は上部ガラス基板７
の透明電極８に接続される。このため付加容量２３は液
晶２４の容量に対して十分大きいことが必要である。
上記実施例において、画素寸法は、２３０μｍ×１３５
μｍ付加容量の寸法は、１５０μｍ×１２０μｍ、絶縁
体層３の膜厚１μｍ、また、ＭＩＭ素子寸法は、８８ｍ
Ｘ８μｍ、Ｔａ２０５の絶縁膜６の膜厚は、約５０ｎｍ
とした。その結果、各々の容量は、画素容量：約０．３
ｐＦ、付加容量：、３．４ｐＦ、素子容量：０．２４ｐ
Ｆとなる。
μｍ付加容量の寸法は、１５０μｍ×１２０μｍ、絶縁
体層３の膜厚１μｍ、また、ＭＩＭ素子寸法は、８８ｍ
Ｘ８μｍ、Ｔａ２０５の絶縁膜６の膜厚は、約５０ｎｍ
とした。その結果、各々の容量は、画素容量：約０．３
ｐＦ、付加容量：、３．４ｐＦ、素子容量：０．２４ｐ
Ｆとなる。
本発明によれば、画素全面に付加容量を形成しても、付
加容量部分が透明であるため、画素開口率を低下させ、
液晶表示装置の表示性能を劣化させることがない。また
、画素全面に付加容量を形成できるため、付加容量の絶
縁体層の膜厚を厚くすることが可能となり、容易にピン
ホールフリーの絶縁膜を形成出来る（ ’Ｉ’ａ２ ｏ
ｓを用いた場合１〜２μ厚で良い）。
加容量部分が透明であるため、画素開口率を低下させ、
液晶表示装置の表示性能を劣化させることがない。また
、画素全面に付加容量を形成できるため、付加容量の絶
縁体層の膜厚を厚くすることが可能となり、容易にピン
ホールフリーの絶縁膜を形成出来る（ ’Ｉ’ａ２ ｏ
ｓを用いた場合１〜２μ厚で良い）。
第１図は本発明における二端子素子、画素電極及び付加
容量の一実施例を示す斜視図、第２図は本発明の実施例
の液晶セル化を示す断面図、第３図は液晶セルのモデル
化した回路図である。 ２・・・・・・下部電極、 ３・・・・・・絶縁体層、 ４・・・・・・上部電極、 ２３・・・・・・付加容量。 第１図 ム 弓 ６絶ル稟 す−タ末良
容量の一実施例を示す斜視図、第２図は本発明の実施例
の液晶セル化を示す断面図、第３図は液晶セルのモデル
化した回路図である。 ２・・・・・・下部電極、 ３・・・・・・絶縁体層、 ４・・・・・・上部電極、 ２３・・・・・・付加容量。 第１図 ム 弓 ６絶ル稟 す−タ末良
Claims (1)
- 各画素に下部電極と絶縁体層と上部電極とで形成される
付加容量を有する二端子型アクティブマトリクス液晶表
示装置において、前記上部電極および下部電極は、とも
に透明導電膜より構成することを特徴とする二端子型ア
クティブマトリクス液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62080736A JPS63246729A (ja) | 1987-03-31 | 1987-03-31 | 二端子型アクテイブマトリクス液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62080736A JPS63246729A (ja) | 1987-03-31 | 1987-03-31 | 二端子型アクテイブマトリクス液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63246729A true JPS63246729A (ja) | 1988-10-13 |
Family
ID=13726673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62080736A Pending JPS63246729A (ja) | 1987-03-31 | 1987-03-31 | 二端子型アクテイブマトリクス液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63246729A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03127031A (ja) * | 1989-10-13 | 1991-05-30 | Matsushita Electric Ind Co Ltd | ２端子アクティブマトリクス基板の製造方法 |
-
1987
- 1987-03-31 JP JP62080736A patent/JPS63246729A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03127031A (ja) * | 1989-10-13 | 1991-05-30 | Matsushita Electric Ind Co Ltd | ２端子アクティブマトリクス基板の製造方法 |
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